TWI289919B - Wiring structure for a pad section in a semiconductor device - Google Patents
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Description
1289919 五、發明說明（1) .【發明所屬之技術領域】 半導體導體元件，特別是指-種 冗巧，之訊號通道的偏；佈：半導體元件具有作為 【先刖技術】 κ γ體記憶元件中之焊 中含有多個接合焊墊（b Η · u ^隹a &域 試驗之探測焊塾（probe pads^H^U:用以施行探測 配置於接合焊塾到半導體及，接之佈線，例如：至少 •第1圖所示為習知半導體思:广之其他目的地。 周邊部分2之一般佈局圖體§己憶元件包括記憶陣列區1及 焊塾Ϊ :： 3本方法排列及安排半導體記憶元件中之 墊型）。3疋排列於週邊部分2及記憶陣列區1兩者（雙焊 面第I圖银所不為習知半導體元件中焊墊區佈線構造之平 面圖二，圖所示為沿第2圖所示Η線之剖面圖。 :第2及3圖所不，f知半導體元件之焊墊區的佈線構 近々間部：:Π3列個焊塾11於焊墊區中間或接 ^ ^ 1 列’夕個第一偏壓佈線I 3佈設於排成一 夕、:1的焊墊陣列兩側且具有不同的電壓位準；以及 ^個弟二偏壓佈線15佈設於與第一偏壓佈線13垂直之方 向’但是位於-個具有焊墊u及第一偏壓佈線13之積層
1289919 五、發明說明（2) ’（layer)下方的積層中。亦即，該焊墊u及第一偏壓佈線 • 13形成於同一平面，該平面位於具有第二偏壓佈線之積層 上方。第一及第二偏壓佈線1 3、1 5係被用以當作運載訊號 至半導體元件中預設之源極及目的地或從半導體元件預設 之源極及目的地運載訊號的通道。參照第2圖，第一偏壓 佈線13包括val、Vbl、Vcl及Vxl，並且第二偏壓佈線15包 括Vd及Ve。 如第2圖所示一條偏壓線.1 7沿著第一偏壓佈線1 3的最 外侧與第一偏壓佈線1 3平行佈設，並且電性連接至第二偏 #佈線15。 依據如上所述習知焊墊區之佈線構造，排列於焊墊陣 列兩側之每條第一偏壓佈線13(Val、VM、Vcl及Vxl)相對 應地連接至焊墊1 1 (雖然佈線1 3與焊墊1 1間之電性連接並 未顯示於第2圖中）。此即為焊墊11與第一偏壓佈線丨3通常 都成型於同一平面之原因。 此外，第二偏壓佈線15 (Vd及Ve)係成型於第一偏壓佈 線1 3下方之積層，並且排列於與第一偏壓佈線丨3垂直之方 向。 如第3圖所示偏壓線17(Vzl)係形成於最底層上，排列 響> 與第一偏壓佈線1 3同一方向。 ¥半導體元件被更高度集積（integrated)並配借多元 功能時，不僅偏壓佈線構造變為更複雜，而且半導體元件 中偏壓佈線之數量亦增加。然而，半導體元件中用以排列 焊墊區以配置偏壓佈線之面積是有限的。
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Claims (1)
1289919
修正一 ——^__ 案號 94115R 沾 六、申請專利範圍 1· 一種半導體元件 造包括： T之斗塾區的佈線構造，該佈線構 一佈列在半導體元 焊墊列； 件之中央部份而具有多數個焊墊之 多個第一偏壓佈線， 佈線形成於共平面積層 载電氣訊號，該第一偏壓 多個第二偏壓佈線列之焊塾的兩側；及 佈設與焊係：成於共平面積層之下方而 ^壓佈線重疊至少一個二並且在共平面積層中及第一 佈線:盖ΐ申ίί: 5圍第1項之半導體元件中之焊墊區的 ^ _ ★至少包括接合焊墊及探測焊墊。 德綠播t :a利範圍第1項之半導體元件中之焊墊區的 布:!構每’其令由第一偏壓佈線所運載之電氣訊號包括： 邛電壓（VDD，external v〇itage)、接地電壓（vss， ground voltage)、輸出端之外部電壓（VDDQ，externai voltage of output terminal)、輸出端之接地電壓 (VSSQ，ground voltage 〇f output terininal)、動態聯 結函式庫（DLL)專用的外部電壓（VDDL，external v〇ltage >f〇r an exclusive use of dll)、動態聯結函式庫（DLL) 專用的接地電壓（VSDL，ground voltage for an exclusive use of DLL)及參考電壓（vreF，Reference voltage)。 4 ·如申請專利範圍第1項之半導體元件中之焊墊區的
第15頁 产· ' ’m. 1289919 t號 94115695 六、申請專利範圍 佈線構造，其中第二偏壓佈線之至少一個佈線部件係形成 .於共平面積層之下方，在共平面積層中佈設與至少一條 一偏壓佈線之方向垂直而不與共平面積層中之焊墊重疊。 5 ·如申請專利範圍第1項之半導體元件中之焊墊區的 佈線構造，其中所述第二偏壓佈線係形成順著與向著鄰 、所述焊墊之間的所述第一偏壓佈線相垂直的方向延伸，而 -於所述焊墊之間折曲，且通過多數個所述焊墊下方，並與 所述第一偏壓佈線相平行的方向延伸的形狀。 6 ·如申請專利範圍第4項之半導體元件中之焊墊區 丨藝伟線構造，其中第一偏壓佈線與第二偏壓佈線送出相 量之訊號。 、7· 一種半導體元件中之焊墊區的佈線構造，該佈線構 造包括： 、、再 一佈列在半導體元件之中央部份而具有多數個焊 烊墊列； ' 多個第一偏壓佈線，用以運載電氣訊號，該第一偏壓 -饰線形成於共平面積層上而排成一列之焊墊的兩側，·及 夕個第一偏壓佈線’係形成順著與向著鄰接所述焊 丨^間的所述第一偏壓佈線相垂直的方向延伸，而於所述 之間折曲，且通過多數個所述焊墊下方，並與所述第 偏壓佈線相平行的方向延伸的形狀。 》 • 8 ·如申請專利範圍第7項之半導體元件中之焊藝1 、 伟線構造，其中所述第二偏壓佈線的下方具備有與所=$ 夂偏壓佈線形成電氣連接的偏壓線。 ^ $
第16頁 1289919 _____案號94115695_年月日 倐正_ 六、申請專利範圍 • 9 ·如申請專利範圍第7項之半導體元件中之焊墊區的 -佈線構造，其中由第一偏壓佈線所運載之電氣訊號包括： 外部電壓（VDD，external voltage)、接地電壓（VSS， ground voltage)、輸出端之外部電壓（vdDQ ， external voltage of output terminal)、輸出端之接地電壓 ^ (VSSQ ， ground voltage of output terminal)、動態聯 、，Ό函式庫（DLL)專用的外部電壓（vj)DL，external voltage for an exclusive use of DLL)、動態聯結函式庫（DLL) 專用的接地電壓（VSDL，gr〇und v〇ltage f〇r an jpxclusive use of DLL)及參考電壓（VREF，Ref erence voltage)。 1 0 ·如申請專利範圍第7項之半導體元件中之焊墊區 的佈線構造，其令所述第一偏壓佈線與第二偏壓佈線係送 出相同數量的訊號。
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