TWI260656B - Stacked capacitor - Google Patents

Description

1260656 ⑴ 九、發明說明 【發明所屬之技術領域】 本發明係有關能夠減少等效串聯電感（ESL )之疊層 電容器。 【先前技術】 近年來，電源已經將較低的電壓供應至設置於數位電 φ 子設備中的中央處理單元（CPUs)，以便減少電力損耗。 另一方面，隨著今日之CPUs的操作頻率繼續增加，已經 變成必須將更大的負載電流供應至CPU。 當電流流動於CPU中的導線時，因爲導線的電感而 導致壓降。如果負載電流突然改變，則導致更大的壓降。 如果電源將低電壓施加於c P U，則會因爲電壓之輕微的改 變能夠導致CPU的故障，所以不能夠忽略壓降。因此， 使電壓穩定的重要性增加。 Φ 被稱爲去耦（decoupling )電容器的疊層電容器被連 接至CPU的電源，以使電源穩定。當負載電流中之快速 的瞬時（transient )改變發生時，電流係經由電容器的快 速充電及放電而從疊層電容器供應至CPU，藉以抑制電源 供應器的電壓改變。 但是’去耦電容器具有等效的串聯電感（E S L )，電 壓改變△ V被表示成△ v二ESL X di/dt (di/dt表示電流 的改變）。另一方面，隨著今日之CPUs的操作頻率繼續 改善，電流的改變di/dt更大，並且更快速地發生。因此 (2) 1260656 ，因爲電流的改變d i / d t係大的’所以去耦電容器的E S L 本身大大地影響電壓改變。因爲藉由減少此E S L能夠抑制 電源的電壓改變，所以能夠減少E S L之各種形式的疊層電 容器已經被提出。 通常，疊層電容器係由具有片狀之電介質層的電介質 組件和具有小於電介質層表面積之表面積的內部電極交替 層疊所構成的。提取電極從內部電極引導至電介質組件的 φ 外部表面，當電流係經由提取（extraction )電極而被供 應至內部電極時，E S L係由流經內部電極之電流來予以產 生的。 舉例來說，在日本專利申請公告第2000-2083 6 1號案 中所揭示之習知疊層電容器中，電流流經之路徑係藉由增 加提取電極之寬度，而同時減少其間之間隙來予以縮短。 縮短電流路徑減少由電流所產生之磁通，其導致更少的 ESL ° φ 在日本專利申請公告第200 1 - 1 8544 1號案中所揭示之 另一習知疊層電容器企圖藉由使提取電極之長度L和寬度 W的比値最佳化來減少E S L，在日本未經審查之專利申請 公告第200 1 -2 84 1 7 1號案中所揭示之另一疊層電容器中， 藉由提供具有相反極性之相鄰的提取電極來減少E S L，使 得在相鄰提取電極中所產生之磁通由於電流流經其間而互 相抵消。 【發明內容】 -5- (3) 1260656 但是，隨著數位訊號的傳輸在近年來已經變得更快， 能夠操作於超過1 GHZ以上之時鐘頻率的數位裝置已經出 現。因爲電容器的電感成分阻礙了電容器的快速充電及放 電，所以用於操作在如此高之時鐘頻率的數位裝置之去耦 電容器應該具有小的電感成分，以便跟上快速改變及大的 電流。當去耦電容器被使用在操作於1 GHz或1 GHz以上 之頻率的CPU之電源電路中時，ESL較佳爲100 pH或低 於 1 0 0 p Η。 鑒於上述，本發明之目的在於提供一種疊層電容器， 用以將穩定的電壓供應至CPU等等，而同時使ESL抑制 到不超過100 pH。 爲了獲得上述目的，本發明提供一種疊層電容器，其 包含一電介質元件、多個內部電極、及多個提取電極。電 介質元件具有至少一側表面，及多個層疊之片狀的電介質 層’各自界定一預定的表面區域。多個內部電極和電介質 #層交替層疊，各內部電極具有一落在預定表面區域之內的 導體’及具有一位於接近一側表面之第一邊緣，電介質層 與內部電極界定層疊方向，多個提取電極各自從各個第一 邊緣延伸到該一側表面而沒有互相接觸，多個提取電極在 與層疊方向正交之方向上的該一側表面處具有寬度W，並 巨離G被界定在和層疊方向正交之方向上的相鄰提取電 極的相對側之間。多個提取電極具有1 . 2 ^ W/G S 4.0的幾 何關係。 β層電容器較佳具有多個外部電極，其係配置在該一 -6 - (4) 1260656 側表面處，並延伸於層疊方向上，各外部電極係和各提取 電極電接觸。 各外部電極較佳具有實質上等於提取電極之寬度的寬 度。 較佳地，電介質元件、多個內部電極及多個外部電極 共同提供實質地長方體形狀，此實質地長方體形狀具有一 與該一側表面重合的縱向側、一延伸而實質上垂直於縱向 φ 側且垂直於層疊方向的第二側、及一延伸於層疊方向上的 第三側，縱向側的長度範圍係從1 .8 mm到2 · 5 mm，第二 側的長度範圍係從1 · 1 mm到1 · 3 mm，及第三側的長度範 圍係從〇 . 5 m m到1 . 3 m m。 從閱讀下面之較佳實施例的敘述和配合伴隨之圖形， 本發明之上述及其他目的、特徵、和優點將會變得更加明 顯0 φ 【實施方式】 將同時參照圖1及圖2來敘述依據本發明之較佳實施 例的疊層電容器1。如圖1及圖2所示，疊層電容器1包 含一電介質組件2、及第1到第8電極1 0 · 1 7。電介質組 件2係藉由層疊實質上呈矩形形狀之片狀電介質層2A-2I 來予以構成的，電介質組件2具有第一側表面2 1及一和 果一側表面2 1相封的弟一側表面2 2 (僅顯示圖2中的電 介質層2A )。電介質組件2係藉由層疊用作電介質層2A-2 I之陶瓷生材薄片’且燒結此疊層結構來予以製造的。爲 (5) 1260656 了使用經燒結之組成物做爲電容器，外部電極40-47隨後 被形成在電介質組件2的側表面上（見圖3 ) 〇 第1到第8電極1 0 -1 7係由基底材料（例如，鎳或鎳 合金，銅或銅合金，或者具有這些金屬的其中一者之金屬 合金）做爲主要成分所形成的，第1到第8電極1 0_ 1 7被 配置於各個電介質層2B-2I的頂部上，但是不在電介質層 2A上。第1到第8電極10-17各者係和內部電極10A-17A φ 及提取電極10B-17B呈1對1對應地設置，內部電極 10A-17A各者實質上在形狀上相似，並且落在電介質層 2 A-21的表面區域之內，以便實質上在層疊方向上互相重 疊。內部電極10A-17A各者係和位於接近第一側表面21 之第一邊緣10C-17C，與位於接近第二側表面22之第二 邊緣10D-17D呈1對1對應地設置。 提取電極10B-13B在不重疊於層疊方向上的位置處從 第一邊緣10C-13C引導至電介質組件2之第一側表面21 φ ，提取電極14B-17B在不重疊於層疊方向上的位置處從第 二邊緣14D-17D引導至電介質組件2之第二側表面22， 彼此相鄰於層疊方向上之提取電極也在和層疊方向正交之 方向（在下文中被稱爲”正交方向”）。 提取電極10B-17B實質上形狀相同，並且具有決定提 取電極10B-17B在正交方向上之寬度w的兩個邊緣30。 提取電極10B-13B中之相鄰的提取電極在正交方向上被分 開距離G，而提取電極14B-17B中之相鄰的電極在正交方 向上被分開距離G，距離G表示在正交方向上相鄰提取電 (6) 1260656 極的相對側3 0 (圖2 ) 間之距離，寬度W和距離G被 設定而使得1.2S W/GS 4.0。 圖3爲藉由添加外部電極於疊層電容器1所形成之疊 層電容器100的立體圖。如圖3所示，外部電極40，42, 44及46係1對1對應地形成於疊層電容器1之提取電極 10B、提取電極12B、提取電極14B、及提取電極16B上 ，而外部電極41，4 3, 45及47係1對1對應地形成於提 φ 取電極11B、提取電極13B、提取電極15B、及提取電極 17B上，在正交方向上之各外部電極的寬度和在正交方向 上之提取電極的寬度W相同，並且外部電極被形成以便 整個覆蓋個別的提取電極。有了此構造，疊層電容器100 係和連接至電源供應器之外部電極40，42，44及46與連 接至接地之外部電極41，43, 45及47 —起使用。 接著，將敘述設定距離G和寬度W而使得1 .2 S W/G S 4.0的理由。電流產生磁通，在此實施例中，因爲在層 φ 疊方向上彼此相鄰之提取電極中，電流流動於相反的方向 ，所以在層疊方向上彼此相鄰之提取電極中，磁通被產生 於相反的方向。因此，提取電極中之磁通互相抵消，藉以 減少疊層電容器1中的ESL。希望設定距離G盡可能地短 以增加磁耦I合，藉以增加抵消之磁通的量。也希望設定寬 度W盡可能地寬，以增加抵消之磁通的量。 但是，如果距離G太短，則在安裝外部電極於提取電 極上時，會有焊劑橋將被形成在相鄰的提取電極之間，因 而形成短路的可能性。因此，本發明之發明人硏究在疊層 -9- (7) 1260656 電容器1之ESL上的變動，而同時改變比値W/G於其中 不會形成如此之焊劑橋的預定範圍內。 圖4爲顯示此針對ESL上之變動之硏究發現的圖表。 此硏究使用2012型疊層電容器，其中’2012型表示產品 的尺寸爲2·0 X丨.2 5 x 1.2 5 mm之義。因爲疊層電容器的 大小係固定的，所以寬度W和距離G的和爲定値。如上 所述，在圖3的疊層電容器1〇〇中，如果距離G太短，且 φ 明確地說，如果距離G小於1 00 // m，則會有在安裝期間 ’焊劑橋將被形成在外部電極40-43與外部電極44-47間 之增加的可能性。當比値W/G爲W/G > 4時，焊劑橋更有 可能被形成。因此，在此實驗中，W/G被設定爲4。

另一方面，當 W/G小於1.2時，ESL變成大於1〇〇 pH。圖5(a)顯示當比値W/G小於1.2 ( ESL> 100 pH )時，被供應至操作於低電壓及1 GHz或1 GHz以上之頻 率的數位裝置之電壓V與電流A間的關係，圖5 ( b )顯 φ 示當比値W/G爲1 .2或大於1.2 ( ESLS 100 pH )時，被 供應至操作於低電壓及1 GHz或1 GHz以上之頻率的數位 裝置之電壓V與電流A間的關係。如圖所示，當W/G小 於1.2時，也就是說，當ESL大於100 pH時，伴隨著電 流A之變動之電壓V的變動係大於當W/G爲1 · 2或大於 1 .2時。因此，比値W/G被設定爲至少1 .2，以便抑制電 壓變動。 根據這些發現，在20 12型疊層電容器中，設定寬度 W和距離G而使得1.2$ W/GS 4.0能夠抑制ESL爲100 -10- (8) 1260656 pH或小於1 〇〇 pH，而同時能夠防止由焊劑所造成之短路 。因此，此構造能夠調整供應至CPU之電壓上的變動。 第一修正係顯示於圖6中，其中，圖2所示之另一組 的電介質層2 B - 2 I被添加到原來的層疊中。此外，第二修 正係顯示於圖7中，其中，上半部爲疊層電容器的立體圖 ，而下半部爲疊層電容器的分解立體圖。在第二修正中， 多個提取電極係從單一內部電極中被引導出。在此情況中 φ ，從相同的內部電極中所引導出之提取電極具有相同的極 性。 在已經參照其特定實施例來詳細敘述本發明的同時， 對習於此技藝者而言，許多修改及變更可以做成於其中， 而沒有違離本發明之精神將會是明顯的，而本發明之範疇 係由所附加之申請專利範圍來予以界定的。 【圖式簡單說明】 φ 圖1係顯示依據本發明較佳實施例之疊層電容器的立 體圖； 圖2係顯示依據第一實施例之疊層電容器的分解立體 圖； 圖4係顯示形成於較佳實施例之疊層電容器上之外部 電極的立體圖； 圖4係顯示ESL與W/G間關係之實驗數據的表，其 中，W爲提取電極的寬度且G爲這些電極分開的距離； 圖5(a)係顯示當疊層電容器中之比値W/G小於1 .2 -11 - (9) 1260656 (E S L > 1 0 0 ρ Η )時，電壓V與電流A間之關係的圖表； 圖5(b)係顯示當疊層電容器中之比値W/G大於或 等於1 .2 (ESL^lOO pH)時，電壓V與電流A間之關係 的圖表； 圖6係顯示依據較佳實施例之第一修正之疊層電容器 的立體圖，其中，已經增加了層的數目；以及 圖7係顯示依據較佳實施例之第二修正之疊層電容器 φ 的立體圖，其中，多個提取電極從單一內部電極引導出。 【主要元件之符號說明】 1 :疊層電容器 2 :電介質組件 2A-2I :電介質層 10-17:電極 10A-17A:內部電極 φ 10B-17B :提取電極 10C-17C :第一邊緣 10D-17D :第二邊緣 2 1 :第一側表面 22 :第二側表面 40-47 :外部電極 5 0 :絕緣層 3 〇 :邊緣 -12-

Claims (1)

1. (1) 1260656 十、申請專利範圍 1. 一種疊層電容器，包括： 一電介質元件，具有至少一側表面，且包括多個層疊 之片狀的電介質層，各自界定一預定的表面區域； 多個內部電極，和電介質層交替層疊，各內部電極包 括一落在預定表面區域之內的導體，並且具有一位於接近 該一側表面之第一邊緣，電介質層與內部電極界定層疊方 • 向； 多個提取電極，各提取電極從各個第一邊緣延伸到該 一側表面而沒有互相接觸，並且在與層疊方向正交之方向 上的該一側表面處具有寬度W，距離G被界定在和層疊方 向正交之方向上的相鄰提取電極的相對側之間； 其中，多個提取電極具有1 .2 $ W/G S 4.0的幾何關係 〇 2. 如申請專利範圍第1項之疊層電容器，另包括多 φ個外部電極，其係配置在該一側表面處，並延伸於層疊方 向上，各外部電極係和各提取電極電接觸。 3. 如申請專利範圍第2項之疊層電容器，其中，各 外部電極具有實質上等於提取電極之寬度的寬度。 4. 如申請專利範圍第2項之疊層電容器，其中，電 介質元件、多個內部電極及多個外部電極共同提供實質地 長方體形狀，該實質地長方體形狀具有一與該一側表面重 合的縱向側、一延伸而實質上垂直於縱向側且垂直於層疊 方向的第二側、及一延伸於層疊方向上的第三側，縱向側 -13- (2) 1260656 的長度範圍係從1 . 8 mm到2.5 mm，第二側的長度範圍係 從1 . 1 m m到1 . 3 m m，及第三側的長度範圍係從0 · 5 m m 到 1 · 3 m m 〇

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