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TW202343780A - 在多晶碳化矽支撐底材上包含單晶薄膜之複合結構及其製作方法 - Google Patents

在多晶碳化矽支撐底材上包含單晶薄膜之複合結構及其製作方法 Download PDF

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TW202343780A
TW202343780A TW112108051A TW112108051A TW202343780A TW 202343780 A TW202343780 A TW 202343780A TW 112108051 A TW112108051 A TW 112108051A TW 112108051 A TW112108051 A TW 112108051A TW 202343780 A TW202343780 A TW 202343780A
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thin layer
silicon carbide
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TW112108051A
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雨果 比阿德
亞歷山大 帕提耶
馬克 費拉圖
帕布羅 勒夫芮
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法商索泰克公司
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Abstract

本發明係有關一種用於製作微電子元件之複合結構，其包括一單晶薄層設置在多晶碳化矽製之一支撐底材上，該支撐底材具有一優選結晶定向，其中： C 422織構係數小於30%；及 C 220織構係數大於60%，或C 111+C 222+C 511織構係數之總和大於70%。 本發明亦有關一種用於製作此一複合結構之方法。

Description

在多晶碳化矽支撐底材上包含單晶薄膜之複合結構及其製作方法
本發明係有關用於微電子元件之半導體材料的領域。本發明尤其有關一複合結構，其包括一單晶薄層設置在多晶碳化矽製之一支撐底材上。單晶薄層優選由碳化矽製作，且該複合結構旨在用於功率電子應用。
SiC(碳化矽)越來越廣泛地應用於製作創新性功率元件，以滿足日益增長的電子應用領域的需求，尤其是諸如電動車。事實上，基於單晶碳化矽的功率元件及整合式電源供應系統，能夠處理比習知的矽等效物更高的功率密度，並以更小的主動區達成。
儘管如此，用於微電子工業的高品質單晶碳化矽(c-SiC)底材仍然昂貴且難以大量供應。因此，製作複合結構的層移轉解決方案即有其優勢，該複合結構通常包括在例如多晶碳化矽(p-SiC)製之較低成本支撐底材上的單晶碳化矽製之薄層(其獲自高品質c-SiC底材)。之後可在該薄層上面及/或當中製作電子元件。
一種習知的薄層移轉解決方案為Smart Cut TM法，其係基於輕離子植入(light ion implantation)以及單晶供體底材與支撐底材之間鍵結介面處的直接鍵結接合(direct bonded assembly)。
目前，市場上有p-SiC底材可作為支撐底材。然而，其機械、電氣甚至熱性質，對於經由薄層移轉方法所獲得，預計用於功率用途的高品質複合結構而言，未必為最佳。
如上所述，功率電子應用需要複合結構中的極佳垂直電傳導性。因此，單晶薄層可根據應用需求進行摻雜：例如，具有N型摻雜及小於或等於30 mOhm.cm、10 mOhm.cm或甚至小於1 mOhm.cm的電阻率。然而，亦需要確保複合結構的支撐底材具有良好電導率。為此，多晶底材通常被重度摻雜(尤其是，N型摻雜)，以達到小於30 mOhm.cm的電阻率。此外，複合結構的接合介面必須被設計成使垂直電阻不會增加(或僅略微增加)。
然而，亦存在不需要垂直電導性而是以支撐底材的高電阻率為目標的其他應用：射頻應用的情況尤其如此。下文列出的支撐底材其他特性(機械甚至熱特性)皆為此等RF應用以及電力應用所需。
基於直接分子黏附鍵合的薄層移轉方法，高度依賴所接合底材的表面品質。尤其是需要小於或等於1 nm RMS (均方根粗糙度)的粗糙度，並結合非常低的表面缺陷程度(顆粒、孔隙等或可能產生鍵合缺陷的其他起伏)，這對於支撐底材及供體底材二者皆然。
碳化矽之硬度及單晶支撐底材表面上存在之晶粒，使得表面製備變得非常複雜，從而難以達到完美品質。
最後，使用具有低曲率(curvature)或低變形的支撐底材是必要的。曲率相當於偏轉(deflection)或「翹曲(warp)」，其相當於底材相對於參考平面之偏差的代數差。一方面，需要低曲率，以便此等支撐底材與良好品質的直接接合及高鍵合能互相兼容，另一方面，以便支撐底材不容易在移轉方法過程當中或之後因爲高機械應力而在單晶薄層中造成損壞。低曲率對於確保在複合結構薄層上面/當中製作元件的步驟(例如，微影術)的效能亦很重要。p-SiC支撐底材之曲率半徑(與翹曲之倒數成正比)通常預定大於約25 m，亦即，例如，對150 mm直徑底材而言，曲率 (「翹曲」)小於或等於100微米。
此外，爲了有效地排出尤其是功率元件所產生的熱，支撐底材能保證良好的熱傳導性通常是重要的。
於p-SiC底材上達成所有此等規格是非常複雜的。
文件US 10934634提出一種p-SiC底材，該底材兩個面之間的晶粒尺寸變化率小於0.43%，產生大於142 m的曲率半徑(curvature radius)。此外，該底材之至少一面表現出小於1 nm的算術平均粗糙度。
然而，該方法仍然昂貴且為高度能源及材料密集，因爲要獲得所提出的p-SiC底材(通常最初沉積2 mm，以便形成350微米的p-SiC底材)，最初沉積在石墨底材上的p-SiC有很大一部分被移除而損失了。
本發明提出一種複合結構，其包括單晶材料(尤其是c-SiC)製之一薄層設置在一p-SiC支撐底材上。本發明亦有關一種用於製作此複合結構之方法。
本發明係有關一種用於製作微電子元件之複合結構，其包括一單晶薄層設置在多晶碳化矽製之一支撐底材上，該支撐底材具有一較佳結晶定向，其中： C 422織構係數(texture coefficient)小於30%，尤其是小於20%；及 C 220織構係數大於60%，或C 111+C 222+C 511織構係數之總和大於70%，尤其是大於80%。
依照本發明之其他優勢及非限制性特徵，進行以下單獨的或依照任何技術上可行的組合： 支撐底材具有氮摻雜及小於30 mOhm.cm之電阻率； 薄層由碳化矽構成； 薄層由鑽石構成； 複合結構包括連續或不連續之一中間層，其被設置在薄層及支撐底材之間且由至少一種金屬或半導體材料構成； 中間層由矽、碳化矽、鎢、及/或鈦製成； C 422織構係數小於15%，甚至小於10%； 支撐底材的厚度範圍在50微米及800微米之間，優選在60微米及500微米之間； 複合結構包括在薄層上面及/或當中之一電子元件，且該電子元件可視需要地在支撐底材的背面包含一電接點。
本發明亦有關一種用於製作一複合結構之方法，該複合結構包括一單晶薄層設置在多晶碳化矽製之一支撐底材上，該製作方法包括以下步驟： a) 提供多晶碳化矽製之一支撐底材，該支撐底材具有一優選結晶定向，其中： C 422織構係數小於30%，尤其是小於20%；及 C 220織構係數大於60%，或C 111+C 222+C 511織構係數之總和大於70%，尤其是大於80%； b) 提供單晶材料製之一供體底材； c) 將來自供體底材之一薄層移轉到支撐底材上。
依照本發明之其他有利及非限制性特徵，其單獨或依照任何技術上可行組合： 移轉步驟c)包括： c1) 在供體底材中形成一弱化埋置平面，以將薄層界定在該弱化埋置平面與供體底材的正面之間； c2) 經由分子黏附鍵合方式，使供體底材直接地或透過一中間層而接合至支撐底材； c3)沿着弱化埋置平面進行分離，以使薄層移轉到支撐底材上； 步驟c2)包括，在接合兩個底材之前： 在步驟c1)之前或之後，於供體底材上形成一中間層；及/或 在支撐底材上形成一中間層， 中間層(30)係由從矽、碳化矽、鎢、鈦當中選定的至少一種金屬或半導體材料製成； 形成供體底材之單晶材料爲碳化矽； 該製作方法更包括將電子元件製作在複合結構之薄層的上面及/或當中； 電子元件的製作尤其包括在薄層上的一同質磊晶或異質磊晶步驟。
本發明係有關一種特別適用於製作微電子元件之複合結構100，其包括一單晶薄層10，尤其是以碳化矽、鑽石、矽、II-VI或III-V族半導體化合物(例如，AlN、GaN等)或甚至氧化鎵(Ga2O3)製作者，該薄層設置在多晶碳化矽製之一支撐底材20上(圖1)。
在主平面(x, y)中，複合結構100較佳者為具有直徑100 mm、150 mm、200 mm或甚至更大尺寸的圓形晶圓形式。然而，其亦可為任何其他形式，可容許後續對其處理以製作元件。複合結構100之厚度係沿圖中z軸延伸。
複合結構100之薄層10的厚度範圍通常在幾十nm至幾百nm之間，例如50 nm至800 nm之間。下文中將看到，磊晶步驟可在該薄層10上實施，以便使其變厚(homoepitaxy，同質磊晶)或生長其他材料(heteroepitaxy，異質磊晶)，以滿足待製作電子元件的要求。
薄層10表現出適合於應用用途及目標元件的電阻率。舉例而言，針對功率元件而言，薄層的電阻率通常小於30 mOhm.cm、10 mOhm.cm或甚至1 mOhm.cm，並具有N型摻雜(氮摻雜質)。針對RF元件而言，薄層的電阻率可大於100 Ohm.cm或甚至10 kOhm.cm，例如未經特定摻雜或予以添加釩。
支撐底材20，顧名思義，相當於複合結構100的機械性支撐。支撐底材20之主平面(x, y)的橫向尺寸(尤其是其直徑)與複合結構100尺寸相同。應注意，因移轉方法之故，薄層10可具有略小的橫向尺寸：事實上，支撐底材20的外圍環(peripheral ring)通常沒有薄層10，因爲底材20邊緣的凸緣或倒角會阻礙該層10的接合及有效應用。
在複合結構100中，支撐底材20的厚度通常範圍在幾百微米及大約50微米之間，例如，在800微米及50微米之間，尤其是在500微米及60微米之間，或甚至在350微米及100微米之間。
當需要良好的垂直電導率時(功率用途)，支撐底材20具有小於30 mOhm.cm、15 mOhm.cm或甚至小於10mOhm.cm的電阻率。當薄層10為N型時，支撐底材20通常選擇相同的摻雜類型，亦即典型的氮摻雜。為了達到前述低電阻率，氮濃度(其可由二次離子質譜術測量)通常大於5E19 atoms/cm 3，較佳者大於或等於1E20 atoms/cm 3，或甚至大於或等於1.5E20 atoms/cm 3。
當支撐底材需要高電阻率時(大於100 Ohm.cm，或甚至大於10 kOhm.cm，或甚至更大)，則從非常純的前驅物(例如，methyltrichlorosilane，甲基三氯矽烷)製作p-SiC支撐底材20，及/或添加雜質(諸如釩)。
3C多型p-SiC製之支撐底材20亦具有優選的結晶定向。在此情況下，優選結晶定向之特徵在於特定比例的各種織構係數(texture coefficient)。
織構係數可以百分比表示，並可量化支撐底材20之微晶(crystallites)相對於該底材20表面之法線(normal)的較佳平均定向。作為提醒，織構係數可透過由文件G. Harris ("X. Quantitative measurement of preferred orientation in rolled uranium bars"，Philosophical Magazine Series 7，43:336，113-123，1952)所描述之方法而測量。實際上，織構係數由X光繞射儀所收集的繞射峰值而測量，其使用在10°至135°角度範圍內的θ-2θ方法(2θ標度)。在此範圍內，3C多型碳化矽底材可考慮圖2表中列出的十個繞射峰值，其根據遞增的米勒指數(Miller indices，hkl)而分類。
織構係數C hkl係基於峰值強度I hkl(其與樣本峰值下方的面積成正比)及粉末的理論強度I 0 hkl(其可基於國際繞射數據中心(International Centre for Diffraction Data，ICDD)公開的理論百分比而獲得)而計算。織構係數C hkl表示如下：C hkl= (I hkl/ I 0 hkl)/ (1/N x Σ (I hkl/ I 0 hkl))，其中N為納入考慮的峰值數目。
依照第一替代性實施例，支撐底材20之優選結晶定向的特徵在於C 422織構係數小於30%且C 220織構係數大於60%。
依照第二替代性實施例，支撐底材20之優選結晶定向的特徵在於C 422織構係數小於30%，且C 111+C 222+C 511織構係數之總和大於70%的事實。
優選地，針對所述替代性實施例任一者，C 422織構係數小於20%、小於15%或甚至小於10%。
優選地，依照第二替代性實施例， C 111+C 222+C 511織構係數之總和大於80%。
圖3a、3b及3c繪示依照本發明之複合結構100之支撐底材20織構的三個示例。此等影像由掃描式電子顯微鏡(SEM)在橫向平面(y, z)(亦即在支撐底材20之橫截面)中的背向散射電子(backscattered electron，EBSD)獲得。在圖3a及3b右側，作爲說明，織構三角形(texture triangle)包含以不同白色符號標記的某些刻面(facet)；作為說明，該等符號亦應用於SEM影像的某些織構。相關的主要織構係數百分比顯示在圖3a、3b及3c中的SEM影像右側。
當需要垂直電導性時，結合高摻雜的優選織構(依照上述兩個替代性實施例)可讓所獲得的支撐底材20滿足複合結構100所期望的物理、機械及電氣規格，亦即：極佳平坦度(低曲率)；低電阻率(當需要應用及在複合結構100上製作元件時)；及良好熱傳導性(尤其是在第一替代性實施例的情況下)。
支撐底材20之曲率半徑大於25 m，有利者大於或等於50 m。舉例而言，150 mm直徑的支撐底材20具有小於或等於100微米，或甚至50微米的曲率(或「翹曲」)，而200 mm直徑的支撐底材20具有小於或等於150微米，或甚至70微米的曲率(或「翹曲」)。
支撐底材20之曲率半徑範圍使得該底材完美相容於設有單晶薄層10之複合結構100的規格、用於製作此結構100之方法、以及後續在薄層10上面及/或當中之微電子元件製作。應注意的是，複合結構100之曲率仍然接近於支撐底材20之曲率。
依照本發明之一特定實施例，複合結構100包括連續或不連續之一中間層30，其被設置在薄層10及支撐底材20之間且由至少一種金屬或半導體材料構成 (圖4)。如下文所述，參考用於製作複合結構100之方法，在沿着鍵合介面40進行接合之前，可在薄層10那一側、支撐底材20那一側、或兩者上形成中間層30。
中間層30舉例而言可由矽、碳化矽、鎢及/或鈦構成。其厚度範圍通常在數nm及數百nm厚之間，較佳者在2 nm及50 nm之間。
本發明亦有關一種用於製作複合結構100之方法。
該方法包括提供多晶碳化矽製之一支撐底材20之一第一步驟a)，該支撐底材具有一優選結晶定向，其中：C 422織構係數小於30%，尤其是小於20%、小於15%或甚至小於10%；及C 220織構係數大於60%，或C 111+C 222+C 511織構係數之總和大於70%，尤其是大於80%。
為了解決功率電子應用，支撐底材20最好具有氮摻雜，以容許達到小於30 mOhm.cm、15 mOhm.cm或甚至小於10 mOhm.cm的電阻率。
支撐底材20之曲率半徑大於25 m，有利者大於或等於50 m。
步驟a)實施一種化學氣相沉積(Chemical Vapour Deposition，CVD)技術。此技術涉及一種氣體混合物，其包括至少一種矽前驅氣體(諸如矽烷或氯矽烷)及/或至少一種碳前驅氣體(諸如烷烴或烯烴)，及/或至少一種矽及碳前驅氣體(諸如甲基三氯矽烷，縮寫為MTCS)，且若有需要，至少一種含氮(例如，NH 3、N 2H 4、N 2)的摻雜氣體。該摻雜氣體亦可為碳及/或矽前驅物(例如，胺，諸如H 2NCH 3)。此等氣體可在載體氣體中稀釋，該載體氣體可為還原性氣體(諸如氫氣)及/或惰性氣體(諸如氬氣)。
此氣體混合物在高溫下被導入反應器中，其中前驅氣體分解並在晶種表面上起反應，該晶種較佳者由細晶粒且純化的均壓石墨(isostatic graphite)製成，以便形成3C多型碳化矽，其耐機械性及耐熱性、熱膨脹係數及純度與複合結構100的規格完美相容。此外，3C多型碳化矽可摻雜非常高程度的氮，通常為10 20atoms/cm 3，因此表現出小於30 mOhm.cm的電阻率，而不會降低底材品質，從而不利於複合結構的品質，且不利於微電子元件的效能。最後，其為能承受高溫方法的材料，在製作複合結構100及元件時，支撐底材20必須經受高溫。
在碳化矽的CVD沉積期間，反應器溫度應在約1,000°C及約1,600°C之間，較佳在約1,100°C及約1,400°C之間。在此溫度範圍內，沉積速率可在相當寬的範圍內變化，從1微米/小時至超過100微米/小時。有利地，反應器的總壓力不超過350 mbar或甚至 300 mbar。
經由改變CVD法的參數，諸如溫度、前驅物之分壓及可能的摻雜氣體之百分比，可改變所沉積p-SiC層的結晶定向/織構。
在沉積之後，對覆有厚碳化矽沉積層的石墨晶種進行機械加工，隨後在空氣中氧化，通常在900°C下，以便移除任何石墨殘留物。應注意，石墨晶種的移除亦可僅經由機械加工技術或甚至基本上經由燃燒/氧化而進行。
晶種的每個面都回收一p-SiC裸晶圓(raw p-SiC wafer)。由於沉積層的應力釋放，p-SiC裸晶圓呈現曲率。此曲率可使用共焦白光感測器(confocal white light sensor)測量，該感測器描p-SiC晶圓的表面。
隨後，經由粗磨而後細磨以薄化p-SiC裸晶圓，並經由拋光進行表面處理，以便得到上文描述複合結構100時具有關鍵特徵的p-SiC支撐底材20。詳言之，研磨步驟之目的在於從與石墨接觸之晶圓面那側移除足夠的厚度。這會移除初始晶體生長區(initial crystal growth area)，該區產生顯著的應力。
重要的是，p-SiC裸晶圓之曲率保持在合理範圍內，以便容許從具有經濟上可行厚度的原始晶圓製作低曲率的支撐底材20。舉例而言，直徑150 mm且厚度小於900微米的p-SiC裸晶圓之曲率(「翹曲」)目標為小於或等於250微米。因此，在研磨及拋光之後，有可能獲得厚度通常小於500微米且曲率(「翹曲」)小於100微米、或小於50微米、或甚至小於30微米的支撐底材20。
圖6繪示具有各種p-SiC沉積條件(溫度、前驅氣體、壓力、摻雜氣體之莫耳分率)及所得的機械、電及熱性質的列表。樣本2、3及4代表依照本發明之複合結構100的支撐底材20；其織構分別如圖3c、3a及3b所示。
樣本1及5無法達到製作高品質複合結構100所需的規格(電阻率、曲率)，因此不落入本發明之範疇內。此等樣本之織構不利於低曲率及表面20a上的晶粒尺寸，該晶粒尺寸比樣本2、3及4的更大且更不均勻，因此更難以製備其表面及獲得直接接合所需的表面光度(surface finish)。
用於接受薄層10之支撐底材20的表面20a (圖5a)優選呈現小於或等於1 nm RMS的粗糙度(由原子力顯微技術以20微米 x 20微米之掃描來測量)，且甚至更優選地小於或等於0.5 nm RMS。用於形成複合結構100背面的支撐底材20表面可呈現較高的表面粗糙度，例如10 nm RMS數量級。
該方法之步驟a)可視需要地包含在大於或等於1,500°C，通常在1,500°C及2,000°C之間的溫度下，施加至支撐底材20的熱處理，以便穩定其多晶結構。事實上，這些溫度範圍有可能在用於製作複合結構100之方法的後期施加。
隨後，依照本發明之製作方法包括提供單晶材料製之供體底材1之一步驟b)，薄層10將從該供體底材取得(圖5a)。如上所述，參考複合結構100，單晶材料可為4H、6H或3C多型碳化矽、鑽石、矽、II-IV或III-V族半導體化合物(尤其是GaN)等。供體底材1較佳者為具有100 mm、150 mm、200 mm或甚至更大直徑(與支撐底材20之直徑相同或非常接近)且厚度通常範圍在300微米及800微米之間的晶圓形式。其具有正面1a及背面1b。正面1a之表面粗糙度有利地選定為小於1 nm RMS或甚至小於0.5 nm RMS，其由原子力顯微術(AFM)以20微米 x 20微米之掃描來測量。供體底材1之摻雜類型及電阻率，係隨着要製作在複合結構100之薄層10上面及/或當中的元件需求而界定。
最後，本發明之方法包括將來自供體底材1之薄層10移轉至支撐底材20上之一步驟c)。習知技術中已知有各種用於層移轉的選項(在供體底材1之多孔層上的機械、化學或機械化學薄化、分離等)，在此不一一詳述。
依照一較佳實施例，該方法之步驟c)涉及根據Smart Cut TM法之原理植入輕質元素並經由直接鍵結而接合。
第一步驟c1)對應於將輕質元素引入供體底材1中以便形成弱化埋置平面11，弱化埋置平面11與供體底材1之正面1a界定出待移轉之薄層10 (圖5b)。應注意的是，儘管待移轉之薄層10被繪示為連續層，但其亦可由諸如在供體底材1表面上製作的不連續區塊(block)組成。
輕質元素較佳者為氫、氦或此兩種元素之共同植入，並被植入供體底材1之預定深度，其與薄層10之目標厚度一致。此等輕質元素將圍繞該預定深度形成微空腔而分佈在平行於供體底材1之自由表面1a(即平行於圖中之平面(x, y))之極薄層中。為簡潔起見，將此極薄層稱為弱化埋置平面11。
選擇用於植入輕質元素之能量以便達到預定深度。舉例而言，以範圍在10 keV與250 keV之間的能量位準及範圍在5 E16/cm 2與1 E17/cm 2之間的劑量植入氫離子，以便界定出具有大約100 nm至1,500 nm厚度的薄層10。應注意，在離子植入步驟之前，可在供體底材1之正面1a上沈積保護層。此保護層可由諸如氧化矽或氮化矽之材料組成。保護層在下一階段之前被移除。
隨後，移轉步驟c)包括第二階段c2)，即沿着鍵合介面40，經由分子黏附鍵合，以接合供體底材1(在供體底材1的正面1a那側)及支撐底材20(在支撐底材20的第一面20a那側)(圖5c)。
視需要地，在引入輕質元素之階段c1)之前或之後，在接合階段之前，可在供體底材1之正面1a上形成中間層30。此中間層30可由半導體材料(例如，矽或碳化矽)或金屬材料(諸如鎢、鈦)等製成。中間層30之厚度有利地通常限制在幾奈米與幾十奈米之間。
若中間層30在第一階段c1)之前形成，可在此額外層之交叉處調整輕質元素的植入能量(及劑量)。若中間層30在第一階段c1)之後形成，則小心地經由施加低於起泡熱預算的熱預算來形成此層，該起泡熱預算對應於在供體底材1之表面上出現氣泡，此係因弱化埋置平面11中之微空腔的過高生長及加壓所致。
視需要地，在接合階段之前，中間層30亦可沉積在待接合之支撐底材20的表面上；其可被選定成與供體底材1的中間層4具有相同性質或不同性質。中間層30可視需要地沉積在待接合之兩個底材1、10其中任一者上。
一或多個中間層之目的基本上在於提高鍵結能量(尤其是在低於1,100°C之溫度範圍內)，因爲相較於兩個直接接合的碳化矽表面的情況下，此處可在更低的溫度下形成共價鍵；所述中間層之另一優勢為可改善鍵合介面40之垂直電導性。
一或多個中間層30預計在接合後埋置在鍵合組件50中(圖5c'、5c'')，且最終埋置在複合結構100中。即使中間層30在一個及/或另一個底材1、20上形成時是連續的，但在後續的熱處理期間，其可被分段並具有不連續的本質。當該層之初始厚度非常低時，通常小於10 nm，基本上情況即為如此。
進一步參考接合階段c2)之描述，衆所周知，直接分子黏附鍵結不需要黏劑材料，係因鍵結係在接合表面之間的原子尺度上建立。有數種類型的分子黏附鍵結，其在溫度條件、壓力條件、氣體環境條件或使表面相接觸之前的處理方面有所不同。可提及者包括室溫鍵結(不論有無預先對待接合之表面進行電漿活化)、原子擴散鍵結(ADB)、表面活化鍵結(SAB)等。
在使待接合之表面1a、20a接觸之前，接合階段c2)可包含化學清潔(例如，RCA清潔)、表面活化(例如，使用氧氣或氮氣電漿)或其他表面處理(諸如經由刷洗(擦洗)清潔)的常規程序，其可提升鍵合介面40之品質(低缺陷率、高黏附能)。
最後，第三階段c3)包含沿着弱化埋置平面11的分離，其導致薄層10被置於支撐底材20上(圖5d)。
沿着弱化埋置平面11的分離通常以在800°C與1,200°C之間的溫度範圍內施加熱處理來進行。此一熱處理導致空腔及微裂隙在弱化埋置平面11中發展，並導致其被氣態形式存在的輕質元素加壓，直到斷裂沿著該弱平面11傳遞。作爲替代方案，或共同地，可施加機械應力於鍵結元件上，尤其是弱化埋置平面11，以便傳遞或協助導致分離之斷裂的機械傳遞。在完成此分離之後，一方面獲得包括支撐底材20及移轉薄層10之複合結構100，另一方面則獲得供體底材之剩餘部1'。薄層10之摻雜程度及類型由供體底材1之性質的選擇來界定，或可隨後透過用於摻雜半導體層之已知技術來調整。
薄層10之自由表面10a在分離後通常是粗糙的：例如，其呈現範圍在5 nm與100 nm RMS之間的粗糙度。可施予清潔及/或平滑化階段以便恢復良好的表面光度(通常，粗糙度小於幾埃RMS)。詳言之，此等階段可包含薄層10之自由表面的機械化學平滑化處理。範圍在50 nm與300 nm之間的移除可有效地恢復該層10之表面光度。該階段亦可包含在1,200°C與1,800°C之溫度範圍內的至少一次熱處理。施加此熱處理以移除薄層10上殘留的輕質元素，並促進薄層10之晶格的重排。其亦容許強化鍵合介面40。熱處理亦可包含或對應於薄層10上之磊晶生長，以便增加其厚度(例如，c-SiC薄層10上的c-SiC同質磊晶、c-SiC薄層10上GaN的異質磊晶，等等)。
最後，應注意的是，移轉步驟c)可包含供體底材之剩餘部1'之再處理步驟，以重新作爲新複合結構100之供體底材1。類似於施加至複合結構100的機械及/或化學處理，可在剩餘部1'之正面1'a上實施。
所得的複合結構100在極高溫熱處理下極其強固，這些熱處理可施加以改進薄層10之品質或製作該層10上面及/或當中之元件。複合結構100之支撐底材20相當穩定，且在製作複合結構100期間及之後所施加的高溫熱處理過程中，其曲率不會過度地增加。
依照本發明之複合結構100尤其適於製作高電壓微電子元件，例如，肖特基二極體(Schottky diode)、MOSFET電晶體等。更普遍而言，其適用於功率微電子應用，並容許極佳垂直電導性、良好熱導性及提供高品質的c-SiC薄層。
複合結構100亦可適於射頻應用，藉由具電阻性的支撐底材20，其物理及潛在熱特性非常適於製作RF電子元件。
當然，本發明不限於前述之實施例及示例，且在不脫離由申請專利範圍所定義之本發明範疇的情況下，可向其增添變化實施例。
1:供體底材 1':剩餘部 1a,1'a:正面 1b:背面 10:薄層 10a:自由表面 11:弱化埋置平面 20:支撐底材 20a:第一面 30:中間層 40:鍵合介面 50:鍵合組件 100:複合結構
本發明之進一步特徵及優點將從以下參考附圖提供的本發明詳細描述而變得明顯易見，其中：
圖1繪示依照本發明之一複合底材；
圖2繪示10個繞射峰值(diffraction peak)的列表，其依遞增米勒指數(hkl)分類、以3C多型碳化矽底材考量並可經由X光繞射測量；該列表亦顯示峰值的位置及其理論強度(theoretical intensity)；
圖3a、3b、3c繪示在不同條件下製作並具有不同優選結晶定向或織構之支撐底材的顯微照片(SEM)，以製作依照本發明之複合結構；
圖4繪示依照本發明之一複合底材；
圖5a、5b、5c、5c'、5c''及5d繪示依照本發明之製作方法的步驟；
圖6繪示五種支撐底材的製作條件及相關特徵，其中支撐底材2、3及4適用於依照本發明之複合結構。
圖中相同參考符號可用於相同類型的元件。出於易讀性之目的，有些圖為未按比例繪製的示意圖。尤其是，沿着z軸的層厚度相對於沿着x軸及y軸的橫向尺寸未成比例；且層的相對厚度並不一定在圖中如實呈現。

Claims (15)

  1. 一種用於製作微電子元件之複合結構(100)，其包括一單晶薄層(10)設置在多晶碳化矽製之一支撐底材(20)上，該支撐底材(20)具有一優選結晶定向，其中： 一C 422織構係數小於30%，尤其是小於20%；及 一C 220織構係數大於60%，或C 111+C 222+C 511織構係數之總和大於70%，尤其是大於80%。
  2. 如請求項1之複合結構(100)，其中該支撐底材(20)具有氮摻雜及小於30 mOhm.cm之電阻率。
  3. 如請求項1或2之複合結構(100)，其中該薄層(10)由碳化矽構成。
  4. 如請求項1或2之複合結構(100)，其中該薄層(10)由鑽石構成。
  5. 如請求項1至4任一項之複合結構(100)，其包括連續或不連續之一中間層(30)，其被設置在該薄層(10)及該支撐底材(20)之間且由至少一種金屬或半導體材料構成。
  6. 如請求項5之複合結構(100)，其中該中間層(30)由矽、碳化矽、鎢及/或鈦製成。
  7. 如請求項1至6任一項之複合結構(100)，其中該C 422織構係數小於15%，甚至小於10%。
  8. 如請求項1至7任一項之複合結構(100)，其中該支撐底材(20)的厚度範圍在50 微米及 800 微米之間，優選在60 微米及 500 微米之間。
  9. 如請求項1至8任一項之複合結構(100)，其包括在該薄層(10)上面及/或當中之一電子元件，且該電子元件可視需要地在該支撐底材(20)的背面包含一電接點。
  10. 一種用於製作一複合結構(100)之方法，該複合結構包括一單晶薄層(10)設置在多晶碳化矽製之一支撐底材(20)上，該製作方法包括以下步驟： a)   提供多晶碳化矽製之一支撐底材(20)，該支撐底材具有一優選結晶定向，其中： 一C 422織構係數小於30%，尤其是小於20%；及 一C 220織構係數大於60%，或C 111+C 222+C 511織構係數之總和大於70%，尤其是大於80%； b) 提供單晶材料製之一供體底材(1)； c) 將來自該供體底材(1)之一薄層(10)移轉到該支撐底材(20)上。
  11. 如請求項10之方法，其中該移轉步驟c)包括： c1)  在該供體底材(1)中形成一弱化埋置平面(11)，以將該薄層(10)界定在該弱化埋置平面(11)與該供體底材(1)的正面(1a)之間； c2) 經由分子黏附鍵合方式，使該供體底材(1)直接地或透過一中間層(30)而接合至該支撐底材(20)； c3) 沿着該弱化埋置平面(11)進行分離，以使該薄層(10)移轉到該支撐底材(20)上。
  12. 如請求項11之方法，其中該步驟c2)包括，在接合兩個底材(1, 20)之前： 在步驟c1)之前或之後，於該供體底材(1)上形成一中間層(30)；及/或 在該支撐底材(20)上形成一中間層(30)， 該中間層(30)係由從矽、碳化矽、鎢、鈦當中選定的至少一種金屬或半導體材料製成。
  13. 如請求項11或12之方法，其中形成該供體底材(1)之單晶材料爲碳化矽。
  14. 如請求項10至13任一項之方法，其更包括將電子元件製作在該複合結構(100)之薄層(10)的上面及/或當中。
  15. 如請求項14之方法，其中所述電子元件的製作尤其包括在該薄層(10)上的一同質磊晶或異質磊晶步驟。
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