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TW202247428A - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

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TW202247428A
TW202247428A TW111104343A TW111104343A TW202247428A TW 202247428 A TW202247428 A TW 202247428A TW 111104343 A TW111104343 A TW 111104343A TW 111104343 A TW111104343 A TW 111104343A TW 202247428 A TW202247428 A TW 202247428A
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金恩靚
金孝燮
崔宰福
安容奭
安濬爀
李基碩
李明東
崔允榮
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南韓商三星電子股份有限公司
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Abstract

一種半導體記憶體裝置包括：裝置隔離圖案，位於基底上且界定第一主動區段；第一儲存節點接墊，位於所述第一主動區段上；字元線，位於所述基底中且延伸跨過所述第一主動區段；位元線，位於所述第一儲存節點接墊上且交越所述字元線；儲存節點接觸件，位於所述位元線的一側上且相鄰於所述第一儲存節點接墊；以及歐姆層，位於所述儲存節點接觸件與所述第一儲存節點接墊之間。所述歐姆層的底表面是修圓的。

Description

半導體存儲器裝置及其製造方法
[相關申請案的交叉參考]
本非臨時申請案主張在韓國智慧財產局中於2021年5月27日提出申請的韓國專利申請案第10-2021-0068170號及於2021年8月25日提出申請的韓國專利申請案第10-2021-0112645號的優先權，各所述韓國專利申請案的揭露內容特此全文併入供參考。
本發明概念是有關於一種半導體記憶體裝置及一種製造所述半導體記憶體裝置的方法。
半導體裝置由於其小尺寸、多功能性及/或低製造成本而在電子工業中是有益的。然而，半導體裝置正在與電子工業的顯著發展高度整合。為達成高度整合，半導體裝置圖案的線寬（line width）正在減小。然而，為形成高度整合的半導體裝置的精細圖案，新的曝光技術及/或昂貴的曝光技術是所期望的。因此，近來對新的整合技術進行了各種研究。
本發明概念的一些實施例提供一種具有增加的可靠性的半導體記憶體裝置。
本發明概念的一些實施例提供一種製造半導體記憶體裝置的方法，所述方法能夠減少缺陷。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：裝置隔離圖案，位於基底上且界定第一主動區段；第一儲存節點接墊，位於第一主動區段上；字元線，位於基底中且延伸跨過第一主動區段；位元線，位於第一儲存節點接墊上且交越字元線；儲存節點接觸件，位於位元線的一側上且相鄰於第一儲存節點接墊；以及歐姆接觸層，位於儲存節點接觸件與第一儲存節點接墊之間。歐姆接觸層的底表面可為修圓的。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：裝置隔離圖案，位於基底上且界定第一主動區段；第一儲存節點接墊，位於第一主動區段上；字元線，位於基底中且延伸跨過第一主動區段；位元線，位於第一儲存節點接墊上且交越字元線；以及儲存節點接觸件，位於位元線的一側上且相鄰於第一儲存節點接墊。儲存節點接觸件可包括：接觸金屬圖案；以及接觸擴散障壁圖案，環繞接觸金屬圖案的側壁及接觸金屬圖案的底表面。接觸擴散障壁圖案的底表面可為修圓的。
根據本發明概念的一些實施例，一種半導體記憶體裝置可包括：裝置隔離圖案，位於基底上且界定在第一方向上彼此並排相鄰的第一主動區段、第二主動區段及第三主動區段；第一雜質區、第二雜質區及第三雜質區，分別位於第一主動區段、第二主動區段及第三主動區段上；字元線，位於基底中且延伸跨過第一主動區段及第二主動區段；字元線頂蓋圖案，位於字元線上；位元線接觸件，位於第一主動區段上；位元線，位於位元線接觸件上且交越字元線；第一儲存節點接墊，位於第二主動區段上；第二儲存節點接墊，位於第三主動區段上；接墊分離圖案，位於第一儲存節點接墊與第二儲存節點接墊之間；隱埋介電圖案，位於第一儲存節點接墊與位元線接觸件的上部部分之間；以及接觸介電圖案，位於第一儲存節點接墊與位元線接觸件的下部部分之間。接觸介電圖案可包含介電常數小於氮化矽的介電常數的材料或者可由其形成。接觸介電圖案可具有介於約4奈米與約10奈米之間的寬度。
根據本發明概念的一些實施例，一種製造半導體記憶體裝置的方法可包括：在基底上形成裝置隔離圖案，以界定各多個主動區段；移除裝置隔離圖案的上部部分以暴露出所述多個主動區段的側壁；在主動區段中形成多個第一雜質區及多個第二雜質區；形成覆蓋基底的導電層；蝕刻導電層以形成多個第一導電圖案以及第二導電圖案，所述多個第一導電圖案分別與所述多個第一雜質區交疊，所述多個第一導電圖案中的每一第一導電圖案為圓形形狀，且所述第二導電圖案與所述多個第二雜質區交疊；形成覆蓋對應的第一導電圖案的多個接觸頂蓋圖案；移除第二導電圖案的上部部分以減小第二導電圖案的厚度；蝕刻第二導電圖案以形成分別與所述多個第二雜質區交疊的多個儲存節點接墊；在所述多個儲存節點接墊中的兩個相鄰的儲存節點接墊之間形成接墊分離圖案；在所述多個第一導電圖案上形成多個位元線；以及蝕刻位於位元線下方的所述多個第一導電圖案以形成多個位元線接觸件。
根據本發明概念的一些實施例，一種製造半導體記憶體裝置的方法可包括：在基底上形成裝置隔離圖案，以界定各多個主動區段；在所述多個主動區段中形成多個第一雜質區及多個第二雜質區；形成覆蓋基底的整個表面的導電層；蝕刻導電層以形成彼此間隔開的多個導電圖案，所述多個導電圖案與所述多個第二雜質區交疊，基底及裝置隔離圖案局部地暴露至所述多個導電圖案中的兩個相鄰的導電圖案之間的間隙區；形成填充間隙區的接墊分離圖案，接墊分離圖案當在平面圖中觀察時具有柵格形狀，且與所述多個第一雜質區交疊；在導電圖案及接墊分離圖案上形成層間介電層；在所述多個第一雜質區上局部地蝕刻層間介電層、接墊分離圖案及所述多個導電圖案，以形成暴露出所述多個第一雜質區的接觸孔且形成多個儲存節點接墊；形成覆蓋接觸孔的內側壁的接觸介電圖案；形成填充接觸孔的多晶矽層；在多晶矽層上依序地堆疊含金屬層及頂蓋層；以及依序地蝕刻頂蓋層、含金屬層及多晶矽層，以形成位元線及位於位元線下方的位元線接觸件。
現將參照附圖詳細闡述本發明概念的一些實施例，以幫助清楚地闡釋本發明概念。
圖1A示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。圖1B示出沿圖1A所示的線A-A’及B-B’截取的剖視圖。圖2A至圖2C示出顯示圖1A所示截面P1的放大圖。圖3A示出顯示圖1B所示截面P2的放大圖。圖3B示出顯示圖1B所示截面P3的放大圖。
參照圖1A及圖1B，主動區段ACT可由設置於基底301中的裝置隔離圖案302界定。各主動區段ACT可具有隔離形狀（isolated shape）。當在平面中觀察時（即，當在平面圖中觀察時），各主動區段ACT可具有沿第一方向X1伸長的條形狀（bar shape）。當在平面中觀察時，主動區段ACT可對應於基底301的由裝置隔離圖案302環繞的部分。基底301可包含半導體材料或者可由其形成。主動區段ACT可在第一方向X1上彼此平行佈置，進而使得主動區段ACT中的一者可具有與主動區段ACT中鄰近的一者的中心部分相鄰的端部。各裝置隔離圖案302可具有由選自例如氧化矽、氮氧化矽及氮化矽的至少一者形成的單層結構或多層結構。
裝置隔離圖案302可具有較主動區段ACT的（或基底301的）頂表面301_U低的頂表面302_U。因此，裝置隔離圖案302可暴露出主動區段ACT的（或基底301的）側壁301_S。主動區段ACT可具有突出超過裝置隔離圖案302的上部部分。
字元線WL可跨過主動區段ACT來走線。字元線WL可設置於形成於裝置隔離圖案302及主動區段ACT中的凹槽GR1中。字元線WL可平行於與第一方向X1相交的第二方向X2。字元線WL可由導電材料形成。各字元線WL與每一凹槽GR1的內表面之間可設置有閘極介電層307。儘管未示出，然而凹槽GR1可具有被定位成在裝置隔離圖案302中相對較深且在主動區段ACT中相對較淺的底表面。各字元線WL可具有彎曲的底表面。閘極介電層307可包含選自熱氧化物、氮化矽、氮氧化矽及高介電常數（high-k）介電質的至少一者或者可由其形成，且舉例而言，可包含熱氧化物或者可由其形成。閘極介電層307可具有較主動區段ACT的（或基底301的）頂表面301_U低的頂表面307_U。舉例而言，閘極介電層307的頂表面307_U可位於與裝置隔離圖案302的頂表面302_U的水平高度相同的水平高度處。
在主動區段ACT中在一對字元線WL之間可設置有第一雜質區3d，且各主動區段ACT的相對的邊緣部分中可分別設置有一對第二雜質區3b。第一雜質區3d及第二雜質區3b可摻雜有例如N型雜質。第一雜質區3d可對應於共用汲極區，且第二雜質區3b可對應於源極區。電晶體可由各字元線WL及其相鄰的第一雜質區3d及第二雜質區3b構成。由於字元線WL設置於凹槽GR1中，因此各字元線WL可在其下方具有通道區，所述通道區的長度在有限平面區域內增加。據以，可最小化短通道效應（short-channel effect）。
字元線WL可具有較主動區段ACT的（或基底301的）頂表面301_U低的頂表面WL_U。字元線頂蓋圖案310可設置於各字元線WL上。字元線頂蓋圖案310可具有沿字元線WL的縱向方向延伸的線性形狀（即，直線形狀），且可覆蓋字元線WL的整個頂表面WL_U。凹槽GR1可具有未被字元線WL佔用的內部空間，且字元線頂蓋圖案310可填充凹槽GR1的未被佔用的內部空間。字元線頂蓋圖案310可由例如氮化矽層形成。字元線頂蓋圖案310可具有較閘極介電層307的頂表面307_U及/或裝置隔離圖案302的頂表面302_U高的頂表面。
位元線BL可設置於基底301上。位元線BL可跨過字元線頂蓋圖案310及字元線WL來走線。如圖1A中所揭露，位元線BL可平行於與第一方向X1及第二方向X2相交的第三方向X3。位元線BL可包含依序地堆疊的位元線擴散障壁圖案331及位元線配線圖案332或者可由其形成。位元線擴散障壁圖案331可包含選自鈦、氮化鈦（TiN）、氮化鈦矽（TiSiN）、鉭、氮化鉭及氮化鎢的至少一者或者可由其形成。位元線配線圖案332可包含例如鎢、鋁、銅、釕及銥等金屬或者可由其形成。儘管未示出，然而位元線BL可更包括位於擴散障壁圖案331下方的多晶矽圖案，所述多晶矽圖案摻雜有雜質。各位元線BL上可設置有位元線頂蓋圖案337。位元線頂蓋圖案337可由例如氮化矽層等介電材料形成。
位元線BL與具有第一雜質區3d的主動區段ACT之間可設置有位元線接觸件DC。位元線接觸件DC可包含例如摻雜雜質的多晶矽或者可由其形成。當在如圖2A至圖2C中所示的平面中觀察時，位元線接觸件DC可具有圓形形狀或卵圓形形狀。位元線接觸件DC可具有較單一位元線BL與單一第一雜質區3d彼此交疊的位置的平面面積大的平面面積。位元線接觸件DC的平面面積可大於單一第一雜質區3d的平面面積。
如圖2A中所示，具有第一雜質區3d的主動區段ACT可具有四個基底側壁301_S，例如，第一基底右側壁301_S(L1)、第一基底後側壁301_S(B1)、第一基底左側壁301_S(R1)及第一基底前側壁301_S(F1)，所述四個基底側壁301_S在順時針方向上佈置，且所述四個基底側壁301_S的上部部分可被暴露出而不被裝置隔離圖案302或閘極介電層307覆蓋。位元線接觸件DC可覆蓋被暴露出的第一基底右側壁301_S(L1)、第一基底後側壁301_S(B1)、第一基底左側壁301_S(R1)及第一基底前側壁301_S(F1)。
參照圖1B及圖3A，位元線接觸件DC可在位元線接觸件DC的頂表面DC_U處具有第一寬度W1。位元線接觸件DC可在其下部部分處具有大於第一寬度W1的第二寬度W2。位元線接觸件DC可具有在自位元線接觸件DC的上部部分朝向其下部部分的方向上增加的寬度。位元線接觸件DC可具有底端DC_B，底端DC_B位於朝下遠離基底301的頂表面301_U第一高度H1的水平高度處。位元線接觸件DC的頂表面DC_U可位於與接墊分離圖案38的頂表面的水平高度實質上相同的水平高度處。
在本發明概念中，位元線接觸件DC與具有第一雜質區3d的主動區段ACT之間的接觸面積可增加，且據以，位元線接觸件DC與主動區段ACT（或第一雜質區3d）之間的接觸電阻（contact resistance）可減小，作為結果，半導體記憶體裝置可以高速及低功率進行操作。
具有第二雜質區3b的主動區段ACT上可設置有儲存節點接墊XP。儲存節點接墊XP可包含例如摻雜雜質的多晶矽或者可由其形成。當在如圖2A至圖2C中所示的平面中觀察時，儲存節點接墊XP可具有相似於矩形形狀的形狀。儲存節點接墊XP可具有在順時針方向上佈置的接墊左側壁XP_S(L)、接墊後側壁XP_S(B)、接墊右側壁XP_S(R)及接墊前側壁XP_S(F)。儲存節點接墊XP的接墊左側壁XP_S(L)可在遠離與接墊左側壁XP_S(L)相鄰的位元線接觸件DC的方向（例如，第二方向X2）上凹陷。當在平面中觀察時，接墊後側壁XP_S(B)及接墊前側壁XP_S(F)可如圖2A及圖2C中所示不與凹槽GR1的內側壁或閘極介電層307的外側壁307_S對準（或交疊），或者可如圖2B中所示與凹槽GR1的內側壁或閘極介電層307的外側壁307_S對準（或交疊）。
儲存節點接墊XP可在第三方向X3上具有第三寬度W3。第三寬度W3可相同於或大於鄰近的凹槽GR1之間的間隔DS1。儲存節點接墊XP可具有較單一第二雜質區3b的平面面積大的平面面積。儲存節點接墊XP可用第二雜質區3b覆蓋主動區段ACT的至少兩個側壁（參見圖3A所示301_S(3)及301_S(4)）。主動區段ACT的側壁在第二方向X2上彼此相對。
參照圖2C，具有第二雜質區3b的主動區段ACT可具有在順時針方向上佈置的第二基底右側壁301_S(L2)、第二基底後側壁301_S(B2)、第二基底左側壁301_S(R2)及第二基底前側壁301_S(F2)，且側壁301_S(L2)、301_S(B2)、301_S(R2)及301_S(F2)的上部部分可被暴露出而不被裝置隔離圖案302或閘極介電層307覆蓋。第二基底前側壁301_S(F2)可為修圓的。如圖2C中所示，儲存節點接墊XP可覆蓋第二基底右側壁301_S(L2)、第二基底後側壁301_S(B2)、第二基底左側壁301_S(R2)及第二基底前側壁301_S(F2)中的所有者。在本發明概念中，儲存節點接墊XP與具有第二雜質區3b的主動區段ACT之間的接觸面積可增加，且據以，儲存節點接墊XP與主動區段ACT（或第二雜質區3b）之間的接觸電阻可減小，作為結果，半導體記憶體裝置可以高速及低功率進行操作。
儲存節點接墊XP可具有底端XP_B，底端XP_B位於朝下遠離基底301的頂表面301_U第一高度H1的水平高度處。儲存節點接墊XP的底端XP_B與位元線接觸件DC的底端DC_B可位於相同的水平高度或朝下遠離基底301的頂表面301_U第一高度H1的位置處。儲存節點接墊XP可具有較位元線接觸件DC的頂表面DC_U低的頂表面XP_U。位元線接觸件DC與其相鄰的儲存節點接墊XP之間可夾置有接觸介電圖案30r。接觸介電圖案30r可包含例如氧化矽等介電常數小於氮化矽的介電常數的材料或者可由其形成。因此，可增加接觸介電圖案30r的絕緣性質（即，可降低接觸介電圖案30r的介電常數）以減少位元線接觸件DC與儲存節點接墊XP之間的干擾（即，耦合），且因此可改善位元線至隱埋接觸件干擾（bit line to buried contact disturb，BBD）特性且增加半導體記憶體裝置的可靠性。
間隔件襯墊321可包含氮化矽、氧化矽或氮氧化矽或者可由其形成。舉例而言，間隔件襯墊321可包含氧化矽或者可由其形成。
當在平面中觀察時，接觸介電圖案30r可具有如圖12A中所示的圓環形狀或環形形狀，且可環繞位元線接觸件DC。如圖1B中的線B-B’的剖視圖中所示，接觸介電圖案30r的部分可自位元線BL朝下延伸。接觸介電圖案30r可具有位於位元線接觸件DC與其相鄰的儲存節點接墊XP之間的第一介電部30r(1)，且亦可包括位於位元線BL下方的第二介電部30r(2)。第一介電部30r(1)可具有第二高度H2。第二介電部30r(2)可具有大於第二高度H2的第三高度H3。接觸介電圖案30r可與位元線BL的底表面接觸。應理解，當一元件被稱為「連接」至或「耦合」至另一元件或者位於另一元件「上」時，其可直接連接至或直接耦合至所述另一元件或者位於所述另一元件上，或者可存在中間元件。相比之下，當一元件被稱為「直接連接」至或「直接耦合」至另一元件或者被稱為「接觸」另一元件或「與」另一元件「接觸」時，在接觸點處不存在中間元件。
如圖1B中所示，接觸介電圖案30r可具有第四寬度W4。第四寬度W4可對應於位元線接觸件DC與其相鄰的儲存節點接墊XP之間的間隔。第四寬度W4可被稱為接觸介電圖案30r的厚度。第四寬度W4的範圍可介於例如約4奈米至約10奈米（即，可具有介於約4奈米與約10奈米之間的寬度）。例如「約」或「近似」等用語可反映僅以相對小的方式及/或以不顯著變更特定元件的操作、功能性或結構的方式變化的量、尺寸、定向或佈局。舉例而言，介於「約0.1至約1」的範圍可囊括例如在0.1左右偏差0%至5%且在1左右偏差0%至5%的範圍，在此種偏差維持與所列範圍相同的效果的情況下尤其如此。
接觸介電圖案30r可具有位於相同於或低於裝置隔離圖案302的頂表面302_U的水平高度的水平高度處的底表面30r_B。接觸介電圖案30r的底表面30r_B可位於相同於或低於閘極介電層307的頂表面307_U的水平高度的水平高度處。接觸介電圖案30r的底表面30r_B可位於相同於或低於字元線頂蓋圖案310的頂表面的水平高度的水平高度處。
位元線BL及位元線頂蓋圖案337可具有被位元線間隔件SP覆蓋的側壁。位元線間隔件SP可包括沿遠離位元線BL及位元線頂蓋圖案337的側壁的方向依序地佈置的間隔件襯墊321、第一間隔件323及第二間隔件325。間隔件襯墊321、第一間隔件323及第二間隔件325可獨立地包含氧化矽、氮化矽、氮氧化矽及碳氧化矽（SiOC）中的一者或者可由其形成。間隔件襯墊321及第一間隔件323可包含例如氧化矽等彼此相同的材料或者可由其形成。在一些實施例中，間隔件襯墊321可包含相對於第一間隔件323具有蝕刻選擇性的材料或者可由其形成，且間隔件襯墊321可包含氮化矽或者可由其形成，且第一間隔件323可包含氧化矽或者可由其形成。第二間隔件325可包含例如氮化矽等相對於第一間隔件323具有蝕刻選擇性的介電材料或者可由其形成。
間隔件襯墊321可包含例如氧化矽或者可由其形成。由於氧化矽具有較氮化矽的介電常數小的介電常數，因此位元線間隔件SP的絕緣性質可隨著氮化矽的比率在位元線間隔件SP中變得更小及氧化矽的比率在位元線間隔件SP中變得更大而增加。在本發明概念的一些實施例中，由於間隔件襯墊321包含氧化矽或由其形成，因此位元線間隔件SP的絕緣性質可增加（即，間隔件襯墊321的介電常數可降低），以減少位元線BL與儲存節點接觸件BC之間的干擾，以下將對此予以論述。因此，可改善BBD特性且增加半導體記憶體裝置的可靠性。
凹陷區R1可由位元線接觸件DC的側壁、接觸介電圖案30r的頂表面及儲存節點接墊XP的側壁界定。間隔件襯墊321可延伸以共形地覆蓋凹陷區R1的內側壁及底表面，或者位元線接觸件DC的側壁、接觸介電圖案30r的頂表面及儲存節點接墊XP的側壁。間隔件襯墊321上可設置有填充凹陷區R1的隱埋介電圖案341。第二間隔件325可具有較第一間隔件323的底端低的底端。
參照圖3A，第一主動區段ACT(1)、第二主動區段ACT(2)及第三主動區段ACT(3)可沿第二方向X2線性佈置。第一主動區段ACT(1)可具有彼此相對且被暴露出而未被裝置隔離圖案302覆蓋的第一基底側壁301_S(1)與第二基底側壁301_S(2)。第一雜質區3d可形成於第一主動區段ACT(1)中。位元線接觸件DC可覆蓋第一主動區段ACT(1)的第一基底側壁301_S(1)、第二基底側壁301_S(2)及頂表面。第二主動區段ACT(2)可具有彼此相對且被暴露出而未被裝置隔離圖案302覆蓋的第三基底側壁301_S(3)與第四基底側壁301_S(4)。第一儲存節點接墊XP(1)可覆蓋第二主動區段ACT(2)的第三基底側壁301_S(3)、第四基底側壁301_S(4)及頂表面。第三主動區段ACT(3)可具有彼此相對且被暴露出而未被裝置隔離圖案302覆蓋的第五基底側壁301_S(5)與第六基底側壁301_S(6)。第二儲存節點接墊XP(2)可覆蓋第三主動區段ACT(3)的第五基底側壁301_S(5)、第六基底側壁301_S(6)及頂表面。應理解，儘管本文中可能使用用語第一（first）、第二（second）、第三（third）等來闡述各種元件、組件、區、層及/或區段，然而該些元件、組件、區、層及/或區段不應受該些用語限制。除非上下文另有指示，否則該些用語僅用於將各個元件、組件、區、層或區段區分開，例如作為命名慣例。因此，在不背離本發明的教示內容的情況下，以下在說明書的一個章節中論述的第一元件、組件、區、層或區段可在說明書的另一章節中或在申請專利範圍中被稱為第二元件、組件、區、層或區段。另外，在特定情形中，即使未在說明書中使用「第一」、「第二」等來闡述用語，其在請求項中仍然可被稱為「第一」或「第二」，以便將不同的所請求保護的元件彼此區分開。
鄰近的儲存節點接墊XP之間（例如，圖3A中所示第一儲存節點接墊XP(1)與第二儲存節點接墊XP(2)之間）可夾置有接墊分離圖案38。接墊分離圖案38可延伸以覆蓋第一儲存節點接墊XP(1)的頂表面及第二儲存節點接墊XP(2)的頂表面XP_U。接墊分離圖案38可具有位於第一儲存節點接墊XP(1)與第二儲存節點接墊XP(2)之間的分離部38(S)。接墊分離圖案38可包含例如氮化矽等介電材料或者可由其形成。如圖3A中所示，接墊分離圖案38可具有位於相同於或低於裝置隔離圖案302的頂表面302_U的水平高度的水平高度處的底表面38_B。舉例而言，接墊分離圖案38的部分可突出至裝置隔離圖案302中。如圖3A或圖3B中所示，接墊分離圖案38的底表面38_B可位於相同於或低於儲存節點接墊XP的底端XP_B的水平高度的水平高度處。
如圖1B中的線B-B’的剖視圖中所示，接墊分離圖案38亦可設置於位元線BL下方，且可與接觸介電圖案30r中所包括的第二介電部30r(2)的側壁、字元線頂蓋圖案310的頂表面、閘極介電層307的頂表面307_U及裝置隔離圖案302的頂表面302_U接觸。接墊分離圖案38可與位元線BL的底表面接觸。
如圖3A中所示，第一位元線BL(1)可位於覆蓋第一主動區段ACT(1)的第一雜質區3d的位元線接觸件DC上。與第一位元線BL(1)相鄰的第二位元線BL(2)可位於接墊分離圖案38上，且可與分離部38(S)在垂直方向上交疊。
鄰近的位元線BL之間（例如，圖3A中所示的第一位元線BL(1)與第二位元線BL(2)之間）可夾置有儲存節點接觸件BC。儲存節點接觸件BC可設置於位於鄰近的位元線BL之間的儲存節點接觸孔BCH中。儘管圖1A及圖1B中未示出，然而如圖17A及圖17B中所示，鄰近的位元線間隔件SP之間可設置有多個節點分離圖案44。節點分離圖案44可在位元線間隔件SP之間線性佈置且彼此間隔開。節點分離圖案44可與字元線WL交疊。儲存節點接觸孔BCH可界定於位元線間隔件SP之間及節點分離圖案44之間。節點分離圖案44可包含例如氧化矽等介電材料或者可由其形成。
儲存節點接觸件BC可包括接觸金屬圖案313以及環繞接觸金屬圖案313的側壁及底表面的接觸擴散障壁圖案311或者可由其形成。接觸擴散障壁圖案311可具有均勻的厚度，而無論位置如何，或者可共形地覆蓋儲存節點接觸孔BCH的側壁及底表面。接觸金屬圖案313及接觸擴散障壁圖案311中的所有者可包含金屬。接觸擴散障壁圖案311可包含例如選自鈦、氮化鈦（TiN）、氮化鈦矽（TiSiN）、鉭、氮化鉭及氮化鎢的至少一者或者可由其形成。接觸金屬圖案313可包含例如鎢、鋁或銅或者可由其形成。接觸擴散障壁圖案311可具有修圓的底表面。接觸金屬圖案313亦可具有修圓的底表面。接觸金屬圖案313的修圓的底表面可增加儲存節點接墊XP與接觸金屬圖案313之間的接觸表面，且可降低其間的接觸電阻。
在本發明概念中，儲存節點接墊XP可與基底301的側壁301_S接觸，且作為結果，儲存節點接觸件BC與第二雜質區3b之間的接觸電阻可顯著降低。在一些實施例中，儲存節點接觸件BC可排除矽（例如多晶矽）。舉例而言，儲存節點接觸件BC可包含例如金屬及金屬氮化物等不含矽的導電材料。舉例而言，儲存節點接觸件BC可由以下形成：金屬，例如選自鈦、氮化鈦（TiN）、氮化鈦矽（TiSiN）、鉭、氮化鉭及氮化鎢的至少一者；以及金屬氮化物，例如鎢、鋁及銅。在一些實施例中，儲存節點接觸件BC可包括位於接觸擴散障壁圖案311下方的多晶矽圖案，但相較於接觸金屬圖案313的厚度而言，多晶矽圖案可具有相對小的尺寸或相對薄的層。儲存節點接觸件BC中的多晶矽量的增加可能增加儲存節點接觸件BC中出現空隙（void）的可能性，且因此可能需要高溫退火製程來移除空隙。退火製程可能增加除儲存節點接觸件BC以外的部件上的製程缺陷的出現。
儲存節點接觸件BC中的多晶矽量的增加可能使得儲存節點接觸件BC能夠具有相對大於金屬的電阻的電阻，tRDL（最末進列資料自由電荷時間（last data into row free charge time））缺陷可能變得更大。可執行高溫退火製程來降低多晶矽的電阻。高溫退火可能在基底（或儲存節點接墊）與由多晶矽製成的儲存節點接觸件之間的介面處形成空隙，作為結果，tRDL缺陷可能變得更大。
相比之下，根據本發明概念，由於儲存節點接觸件BC不包含矽（例如多晶矽）且包含金屬，因此可降低電阻，進而使得可抑制tRDL缺陷，且可不需要高溫退火製程，進而使得可達成製造製程的簡化。
在本發明概念的一些實施例中，由於儲存節點接觸件BC不包含矽（例如多晶矽）且包含金屬，因此除退火製程以外的製程（例如，金屬沈積）可在低溫下執行。因此，可減少或防止製程缺陷。低溫製程可使用氧化矽來形成間隔件襯墊321，且因此位元線間隔件SP的絕緣性質可增加。
儲存節點接觸件BC可具有較儲存節點接墊XP的頂表面XP_U低的底端BC_E。儲存節點接觸件BC的底端BC_E可位於朝下遠離儲存節點接墊XP的頂表面XP_U第四高度H4的水平高度處。儲存節點接觸件BC的底端BC_E可低於第二間隔件325的底端。儲存節點接觸件BC與儲存節點接墊XP之間可夾置有歐姆接觸層309。歐姆接觸層309可包含例如矽化鈷等金屬矽化物或者可由其形成。歐姆接觸層309可具有修圓的橫截面。在一些實施例中，歐姆接觸層309可具有修圓的底表面。儲存節點接墊XP可在與歐姆接觸層309接觸的接觸表面（或頂表面）處被修圓。由於此種修圓的接觸表面具有較平坦接觸表面的接觸面積大的接觸面積，因此可減小電阻。因此，可抑制tRDL缺陷。
參照圖1B，接觸擴散障壁圖案311可具有位於與位元線頂蓋圖案337的頂表面337_U的水平高度相同的水平高度處的頂表面311_U。接觸金屬圖案313可具有位於與接觸擴散障壁圖案311的頂表面311_U的水平高度相同的水平高度處且與接觸擴散障壁圖案311的頂表面311_U共面的頂表面。搭接接墊LP可位於對應的儲存節點接觸件BC上。當在如圖1A中所示的平面中觀察時，搭接接墊LP可各自具有隔離島形狀（isolated island shape）。環繞一個搭接接墊LP的六個搭接接墊LP可構成規則的六邊形形狀。搭接接墊LP可被佈置成形成蜂巢形狀。
搭接接墊LP可同時與接觸擴散障壁圖案311的頂表面311_U、位元線頂蓋圖案337的頂表面337_U及接觸金屬圖案313的頂表面接觸。搭接接墊LP可包含與接觸金屬圖案313的材料相同的材料或者可由其形成。搭接接墊分離圖案LPS可設置於搭接接墊LP之間。搭接接墊分離圖案LPS的部分可夾置於儲存節點接觸件BC與其相鄰的位元線間隔件SP之間。因此，搭接接墊分離圖案LPS可具有較位元線間隔件SP的頂端低的底端。
對應的搭接接墊LP上可設置有資料儲存圖案DSP。資料儲存圖案DSP可各自為包括底部電極、介電層及頂部電極的電容器。半導體記憶體裝置可為動態隨機存取記憶體（dynamic random access memory，DRAM）。在一些實施例中，資料儲存圖案DSP可各自包括磁性隧道接面圖案（magnetic tunnel junction pattern）。半導體記憶體裝置可為磁性隨機存取記憶體（magnetic random access memory，MRAM）。不相似地，資料儲存圖案DSP可各自包括相變材料或可變電阻材料。半導體記憶體裝置可為相變隨機存取記憶體（phase change random access memory，PRAM）或電阻隨機存取記憶體（resistive random access memory，ReRAM）。
在本發明概念中，位元線接觸件DC及儲存節點接墊XP的結構可降低接觸電阻，且因此半導體記憶體裝置可以高速及低功率進行操作。
圖4A至圖17A示出顯示製造圖1A所示半導體記憶體裝置的方法的平面圖。圖4B、圖4C、圖5B至圖13B、圖13C及圖14B至圖17B示出顯示製造圖1B所示半導體記憶體裝置的方法的剖視圖。圖4B至圖17B分別對應於沿圖4A至圖17A所示的線A-A’及B-B’截取的剖視圖。
參照圖4A及圖4B，可在基底301中形成裝置隔離圖案302，以界定主動區段ACT。可在基底301中形成裝置隔離溝渠，且裝置隔離圖案302可填充裝置隔離溝渠。可將主動區段ACT及裝置隔離圖案302圖案化以形成凹槽GR1。在此步驟中，可恰當地控制基底301及裝置隔離圖案302的蝕刻條件，進而使得裝置隔離圖案302可較基底301更容易被蝕刻。因此，凹槽GR1可具有彎曲的底表面。可在凹槽GR1中共形地形成閘極介電層307。可藉由熱氧化、化學氣相沈積及原子層沈積（atomic layer deposition，ALD）中的一或多者來形成閘極介電層307。可堆疊閘極導電層以填充凹槽GR1，且然後可回蝕閘極導電層以形成字元線WL。一對字元線WL可跨過各主動區段ACT來走線。可在基底301上堆疊例如氮化矽層等介電層，以填充凹槽GR1，且然後可蝕刻介電層，以在各字元線WL上形成字元線頂蓋圖案310。可使用字元線頂蓋圖案310及裝置隔離圖案302作為罩幕來將雜質摻雜至主動區段ACT中，以形成第一雜質區3d及第二雜質區3b。
參照圖4A及圖4C，可選擇性地移除裝置隔離圖案302的上部部分。在此步驟中，可局部地移除閘極介電層307。裝置隔離圖案302的上部部分的選擇性移除可為例如其中使用氫氟酸（hydrofluoric acid，HF）移除氧化矽的濕法蝕刻製程。上述製程可暴露出主動區段ACT的（或基底301的）側壁301_S。可暴露出字元線頂蓋圖案310的側壁。當如以上所論述暴露出主動區段ACT的（或基底301的）側壁301_S時，基底301與以下將論述的位元線接觸件DC之間的接觸面積可增加，且基底301與以下將論述的儲存節點接墊XP之間的接觸表面可增加。
參照圖5A及圖5B，可在基底301的整個表面上形成導電層20。導電層20可為例如摻雜雜質的多晶矽層。導電層20的形成可包括沈積多晶矽層及執行離子植入製程以將雜質摻雜至多晶矽層中。在一些實施例中，導電層20的形成可包括在用雜質原位摻雜多晶矽層的同時沈積多晶矽層。可將導電層20形成為具有自基底301的頂表面301_U量測的第一厚度TH1。可在導電層20的整個表面上依序地形成第一罩幕層（未示出）及第二罩幕圖案24。第一罩幕層可包含例如氧化矽等相對於導電層20具有蝕刻選擇性的材料或者可由其形成。第二罩幕圖案24可包含例如旋塗硬罩幕（spin-on-hardmask，SOH）及非晶碳層（amorphous carbon layer，ACL）等相對於第一罩幕層具有蝕刻選擇性的材料或者可由其形成。可將第二罩幕圖案24形成為具有多個第一孔HL1。第一孔HL1可與第一雜質區3d交疊。可使用第二罩幕圖案24作為蝕刻罩幕，進而使得第一罩幕層可被蝕刻以形成第一罩幕圖案22且暴露出導電層20的頂表面。第一罩幕圖案22可具有與第二罩幕圖案24的平面形狀相同的平面形狀。可將第一孔HL1轉移至第一罩幕圖案22。第一罩幕圖案22可厚於第二罩幕圖案24。
參照圖6A及圖6B，可在基底301的整個表面上共形地形成第一犧牲層26。第一犧牲層26可包含例如藉由原子層沈積（ALD）形成的氧化矽或者可由其形成。可將第一犧牲層26形成為具有不足以填充第一孔HL1的厚度。第一犧牲層26可覆蓋在第一孔HL1內暴露出的第二罩幕圖案24的頂表面及側向表面、第一罩幕圖案22的側向表面以及導電層20的頂表面。可形成第二犧牲圖案28來填充第一孔HL1。第二犧牲圖案28可由例如具有極佳填充性質的旋塗硬罩幕（SOH）形成。第二犧牲圖案28的形成可包括執行旋塗製程及固化製程以形成旋塗硬罩幕（SOH）層來填充第一孔HL1，且然後執行回蝕製程以暴露出第一犧牲層26的頂表面。
參照圖6A、圖6B、圖7A及圖7B，可在第一犧牲層26上選擇性地執行蝕刻製程。在此步驟中，可不蝕刻第二犧牲圖案28。所述蝕刻製程可暴露出第二罩幕圖案24的頂表面。可執行所述蝕刻製程，進而使得可移除第一孔HL1中的第一犧牲層26，以暴露出導電層20。可移除在第一孔HL1內暴露出的導電層20，以形成暴露出裝置隔離圖案302的頂表面、閘極介電層307的頂表面及字元線頂蓋圖案310的頂表面的第二孔HL2。第二孔HL2的形成可將導電層20分離成第一導電圖案20d及第二導電圖案20pb。第一導電圖案20d及第二導電圖案20pb可各自具有圖5B所示第一厚度TH1。
第一導電圖案20d可當在平面中觀察時具有圓形形狀，且可與第一雜質區3d交疊。第二導電圖案20pb可同時覆蓋兩個鄰近的第二雜質區3b。當在平面中觀察時，第二導電圖案20pb可具有網路形狀（network shape）。
可將第二孔HL2形成為具有如圖7A中所示的圓環形狀或環形形狀。在此步驟中，位於第二犧牲圖案28下方的第一犧牲層26可不被蝕刻，而是可餘留下來以形成殘留犧牲圖案26a。蝕刻製程亦可局部地移除裝置隔離圖案302的上部部分、閘極介電層307的上部部分及字元線頂蓋圖案310的上部部分。殘留犧牲圖案26a可由例如氧化矽形成。
參照圖7A、圖7B、圖8A及圖8B，可將第二罩幕圖案24及第二犧牲圖案28全部移除，以暴露出殘留犧牲圖案26a的頂表面及第一罩幕圖案22的頂表面。當第二罩幕圖案24與第二犧牲圖案28二者均由旋塗硬罩幕（SOH）形成時，可執行灰化製程以移除第二罩幕圖案24及第二犧牲圖案28。可將殘留犧牲圖案26a的頂表面形成得低於第一罩幕圖案22的頂表面。可在基底301的整個表面上形成接觸介電層，以藉此填充第二孔HL2，且然後可執行化學機械研磨（chemical mechanical polishing，CMP）或回蝕製程，以在第二孔HL2中形成接觸頂蓋圖案30。接觸頂蓋圖案30可包含例如氧化矽等介電材料或者可由其形成。接觸頂蓋圖案30可覆蓋殘留犧牲圖案26a及第一導電圖案20d。
參照圖8A、圖8B、圖9A及圖9B，可移除第一罩幕圖案22以暴露出第二導電圖案20pb。可執行回蝕製程以移除第二導電圖案20pb的上部部分，且因此可將第二導電圖案20pb的厚度改變為小於圖5B所示第一厚度TH1的第二厚度TH2。在此步驟中，接觸頂蓋圖案30可保護第一導電圖案20d。
參照圖10A及圖10B，可在接觸頂蓋圖案30及第二導電圖案20pb上形成第三罩幕圖案32。第三罩幕圖案32可由例如旋塗硬罩幕（SOH）、非晶碳層（ACL）、氮化矽、氮氧化矽或光阻形成。第三罩幕圖案32可沿第二方向X2及第三方向X3二維佈置。第三罩幕圖案32可在裝置隔離圖案302及基底301上位於鄰近的閘極介電層307之間。兩個鄰近的第三罩幕圖案32可同時與單一接觸頂蓋圖案30交疊。第二導電圖案20pb及接觸頂蓋圖案30可在第三罩幕圖案32之間暴露出。可藉由使用例如雙重圖案化技術（double patterning technology，DPT）、四重圖案化技術（quadruple patterning technology，QPT）及微影-蝕刻-微影-蝕刻（litho-etching-litho-etching，LELE）等圖案化製程來形成第三罩幕圖案32。
參照圖10A、圖10B、圖11A及圖11B，可使用第三罩幕圖案32作為蝕刻罩幕來蝕刻第二導電圖案20pb，以形成彼此間隔開的儲存節點接墊XP。空間36可位於儲存節點接墊XP的兩個相鄰的儲存節點接墊之間。空間36可暴露出裝置隔離圖案302。在此步驟中，接觸頂蓋圖案30及殘留犧牲圖案26a可保護及防止第一導電圖案20d被蝕刻。接觸頂蓋圖案30的上部部分亦可在蝕刻製程中被局部地蝕刻。裝置隔離圖案302的上部部分可在儲存節點接墊XP之間被局部地蝕刻。儲存節點接墊XP可各自具有圖9B所示第二厚度TH2。
參照圖11A、圖11B、圖12A及圖12B，可移除第三罩幕圖案32以暴露出儲存節點接墊XP的頂表面及接觸頂蓋圖案30的頂表面。可在基底301的整個表面上形成接墊分離層（未示出），以填充儲存節點接墊XP之間的空間36，且然後可執行化學機械研磨（CMP）製程。因此，可移除第一導電圖案20d上的接觸頂蓋圖案30，以暴露出第一導電圖案20d的頂表面，且同時形成覆蓋第一導電圖案20d的側壁的接觸介電圖案30r。接觸頂蓋圖案30的部分可形成為接觸介電圖案30r。當在平面中觀察時，接觸介電圖案30r可具有圓環形狀或環形形狀。可形成接墊分離圖案38，以填充儲存節點接墊XP之間的空間36且覆蓋儲存節點接墊XP的頂表面。接墊分離圖案38可為接墊分離層（未示出）的部分。
參照圖13A及圖13B，可在第一導電圖案20d、接觸介電圖案30r及接墊分離圖案38上依序地形成位元線擴散障壁層（未示出）及位元線配線層（未示出），且然後可在位元線配線層上形成位元線頂蓋圖案337。可使用位元線頂蓋圖案337作為蝕刻罩幕來依序地蝕刻位元線配線層及位元線擴散障壁層，以形成位元線配線圖案332及位元線擴散障壁圖案331。因此，可形成位元線BL。
參照圖13B及圖13C，可執行蝕刻製程以形成位元線接觸件DC。可使用位元線頂蓋圖案337作為蝕刻罩幕來蝕刻在位元線頂蓋圖案337的一側上暴露出的第一導電圖案20d，以形成位元線接觸件DC。亦可蝕刻在位元線頂蓋圖案337的所述側上暴露出的接觸介電圖案30r，且因此可移除接觸介電圖案30r的上部部分，且可在位元線接觸件DC的一側上形成凹陷區R1。凹陷區R1可暴露出儲存節點接墊XP的側壁及接墊分離圖案38的側壁。在蝕刻製程中，可恰當地調節製程參數，以使得位元線接觸件DC能夠具有傾斜側壁及在朝下方向上增加的寬度。
參照圖14A及圖14B，可在基底301的整個表面上共形地形成間隔件襯墊321。可在間隔件襯墊321上形成隱埋介電層（未示出），以填充凹陷區R1。隱埋介電層可經歷回蝕製程，以在凹陷區R1中形成隱埋介電圖案341。接墊分離圖案38的頂表面可被暴露出，而間隔件襯墊321可餘留於位元線BL的側壁及位元線頂蓋圖案337的側壁上。
參照圖15A及圖15B，可在基底301的整個表面上共形地形成第一間隔件層，且然後可回蝕第一間隔件層以形成覆蓋間隔件襯墊321的側壁的第一間隔件323。在此步驟中，可在隱埋介電圖案341的上部部分及接墊分離圖案38的上部部分處局部地蝕刻隱埋介電圖案341及接墊分離圖案38。可在基底301的整個表面上共形地形成第二間隔件層，且然後可回蝕第二間隔件層以形成覆蓋第一間隔件323的側壁的第二間隔件325。因此，可形成位元線間隔件SP。
參照圖16A及圖16B，可在基底301的整個表面上形成犧牲隱埋層以填充位元線BL之間的空間，且可執行回蝕製程及圖案化製程以在位元線BL之間形成犧牲隱埋圖案42。犧牲隱埋圖案42可由例如氧化矽、正矽酸四乙酯（tetraethylorthosilicate，TEOS）或東燃矽氮烷（tonen silazane，TOSZ）形成。可在位元線BL之間及犧牲隱埋圖案42中形成節點分離孔44H。犧牲隱埋圖案42可與儲存節點接墊XP交疊。可在基底301的整個表面上形成節點分離層以填充節點分離孔44H，且然後可回蝕節點分離層以形成節點分離圖案44。節點分離圖案44可包含例如氧化矽或者可由其形成。
參照圖16A、圖16B、圖17A及圖17B，可移除犧牲隱埋圖案42以暴露出隱埋介電圖案341及接墊分離圖案38。可執行蝕刻製程來蝕刻在位元線BL之間暴露出的隱埋介電圖案341及接墊分離圖案38，以形成暴露出儲存節點接墊XP的儲存節點接觸孔BCH。在此步驟中，亦可局部地蝕刻位元線間隔件SP的上部部分。可局部地蝕刻儲存節點接墊XP的上部部分。
參照圖17A、圖17B、圖1A及圖1B，可在基底301的整個表面上共形地形成接觸擴散障壁層（未示出），且然後可在接觸擴散障壁層上形成接觸金屬層（未示出）以填充儲存節點接觸孔BCH。接觸擴散障壁層及接觸金屬層可皆包含金屬，且可藉由在較退火製程的溫度（例如，約1000℃）低的溫度（例如，數百攝氏度或者介於約300℃至約400℃）下執行的製程（例如，沈積）來形成接觸擴散障壁層及接觸金屬層。
可隨後執行化學機械研磨（CMP）製程以暴露出位元線頂蓋圖案337的頂表面，且同時形成接觸擴散障壁圖案311及接觸金屬圖案313。接觸擴散障壁層的部分可形成為接觸擴散障壁圖案311。接觸金屬層的部分可形成為接觸金屬圖案313。接觸擴散障壁圖案311及接觸金屬圖案313可構成儲存節點接觸件BC。隨後，可在儲存節點接觸件BC及位元線頂蓋圖案337上形成導電層，且然後可蝕刻導電層以形成搭接接墊LP且在搭接接墊LP之間形成溝渠。可用介電層填充溝渠，且然後可執行回蝕製程或化學機械研磨（CMP）製程以形成搭接接墊分離圖案LPS。
根據本發明概念的一些實施例，一種製造半導體記憶體裝置的方法可包括形成面積大於第二雜質區3b的面積的儲存節點接墊XP以及形成暴露出儲存節點接墊XP的儲存節點接觸孔BCH。因此，當形成儲存節點接觸孔BCH時，可確實地獲得未對準餘裕（misalignment margin）。據以，可減少製程缺陷。
圖18示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。圖19示出顯示圖18所示截面P1的放大圖。
參照圖18及圖19，對於根據本實施例的半導體記憶體裝置，位元線接觸件DC可當在平面中觀察時具有與矩形形狀相似的形狀，且可具有朝內凹陷的側壁DC_S。當在平面中觀察時，儲存節點接墊XP可具有朝向位元線接觸件DC突出的接墊左側壁XP_S(1)。其他配置可與參照圖1A至圖3A論述的配置相同或相似。
圖20示出顯示製造具有圖18的剖視圖的半導體記憶體裝置的方法的平面圖。
參照圖20，可不將第二罩幕圖案24形成為具有如圖5A中所示的網路形狀，但可將其形成為具有如圖20中所示的多個隔離島形狀。第二罩幕圖案24可暴露出與第一雜質區3d交疊的導電層20的頂表面。導電層20可在其藉由第二罩幕圖案24暴露出的頂表面上構成網路形狀。後續製程可與參照圖5A至圖17B論述的製程相同或相似。
圖21A示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。搭接接墊LP被自圖21A省略。圖21B示出沿圖21A所示的線A-A’及B-B’截取的剖視圖。圖22A及圖22B示出顯示圖21B所示截面P2的放大圖。
參照圖21A、圖21B及圖22A，在一些實施例中，位元線接觸件DC可具有均勻的寬度，而無論高度如何。舉例而言，位元線接觸件DC可在位元線接觸件DC的上部部分處具有第一寬度W1，且在其下部部分處具有第二寬度W2，且第一寬度W1可實質上相同於第二寬度W2。第一寬度W1可為第二寬度W2的約0.9倍至約1.1倍。當在如圖21A中所示的平面中觀察時，位元線接觸件DC可不具有圓形形狀，但具有在第三方向X3上伸長的條形狀。位元線接觸件DC可與位元線BL交疊。
在一些實施例中，由於位元線接觸件DC具有均勻的寬度，而無論高度如何，因此可在位元線接觸件DC與儲存節點接墊XP之間提供相對大的距離。據以，可抑制BBD缺陷（即，由BBD引起的缺陷）。
除位元線擴散障壁圖案331及位元線配線圖案332以外，位元線BL可更包括位元線多晶矽圖案333。位元線多晶矽圖案333可夾置於位元線接觸件DC與位元線擴散障壁圖案331之間以及層間介電層420與位元線擴散障壁圖案331之間。位元線多晶矽圖案333與位元線接觸件DC可一體地連接成單一整體件（single unitary piece）。位元線多晶矽圖案333及位元線接觸件DC可包含摻雜有相同濃度的相同雜質的多晶矽或者可由其形成。位元線多晶矽圖案333與位元線接觸件DC之間可不存在邊界。
儲存節點接墊XP之間可夾置有接墊分離圖案38。接墊分離圖案38與儲存節點接墊XP之間可夾置有輔助介電圖案401。輔助介電圖案401可包含與接墊分離圖案38的材料不同的材料或者可由與接墊分離圖案38的材料不同的材料形成。輔助介電圖案401可包含介電常數小於接墊分離圖案38中所包含的材料的介電常數的材料或者可由其形成。舉例而言，接墊分離圖案38可包含氮化矽或者可由其形成，且輔助介電圖案401可包含氧化矽或者可由其形成。接墊分離圖案38與輔助介電圖案401可具有彼此共面的頂表面。
層間介電層420可包括依序地堆疊的第一層間介電層407、第二層間介電層409及第三層間介電層411。第二層間介電層409及第三層間介電層411可具有與位元線BL的側壁對準的側壁。第一層間介電層407可具有較第二層間介電層409及第三層間介電層411的寬度大的寬度。第一層間介電層407可具有與第一間隔件323的側壁對準的側壁。第一層間介電層407、第二層間介電層409及第三層間介電層411中的每一者可包含相對於第一層間介電層407、第二層間介電層409及第三層間介電層411中的任一者中所包含的材料具有蝕刻選擇性的介電材料或者可由其形成。第一層間介電層407、第二層間介電層409及第三層間介電層411可包含彼此不同的材料。舉例而言，第一層間介電層407可包含氧化矽或者可由其形成。第二層間介電層409可包含金屬氧化物或者可由其形成。金屬氧化物可為例如選自氧化鉿、氧化鋁、氧化釕及氧化銥的至少一者。第三層間介電層411可包含氮化矽或者可由其形成。
根據一些實施例的半導體記憶體裝置可被配置成使得圖1B所示接觸介電圖案30r不夾置於位元線接觸件DC與儲存節點接墊XP之間。位元線接觸件DC可設置於接觸孔DCH中，且可共形地覆蓋接觸孔DCH的底表面及內側壁。隱埋介電圖案341可填充接觸孔DCH。隱埋介電圖案341及間隔件襯墊321可夾置於位元線接觸件DC與儲存節點接墊XP之間。
如圖21B所示B-B’橫截面中所示，位元線BL可在其下方設置有夾置於位元線接觸件DC與接墊分離圖案38之間的接觸介電圖案DCL。接觸介電圖案DCL可包括第一接觸介電圖案403及第二接觸介電圖案405。第一接觸介電圖案403可與接觸孔DCH的側壁或者接墊分離圖案38的側壁及層間介電層420的側壁接觸。第二接觸介電圖案405可與位元線接觸件DC的側壁接觸。第一接觸介電圖案403可覆蓋第二接觸介電圖案405的底表面。第一接觸介電圖案403與第二接觸介電圖案405可包含彼此不同的材料。舉例而言，第一接觸介電圖案403可包含氮化矽或者可由其形成，且第二接觸介電圖案405可包含氧化矽或者可由其形成。
如圖22B中所示，在位元線BL的一側上，第一接觸介電圖案403可覆蓋接觸孔DCH的側壁。第一接觸介電圖案403可夾置於間隔件襯墊321與儲存節點接墊XP之間。
在一些實施例中，接墊分離圖案38可具有較位元線接觸件DC的頂表面低的頂表面。位元線接觸件DC可具有較儲存節點接墊XP的底表面低的底表面。位元線接觸件DC及儲存節點接墊XP可不與基底301的側向表面或主動區段ACT的側向表面接觸。其他配置可與參照圖1A至圖3B論述的配置相同或相似。
圖23A至圖33A示出顯示製造具有圖21A所示平面圖的半導體記憶體裝置的方法的平面圖。圖23B至圖27B、圖27C至圖28B及圖28B至圖33B示出顯示製造圖21B所示半導體記憶體裝置的方法的剖視圖。圖23B至圖33B分別對應於沿圖23A至圖33A所示的線A-A’及B-B’截取的剖視圖。
參照圖23A及圖23B，如參照圖4A及圖4B所論述，可藉由在基底301中形成裝置隔離圖案302來界定主動區段ACT。之後，可形成字元線WL、字元線頂蓋圖案310以及第一雜質區3d及第二雜質區3b。可在基底301上形成導電層20。導電層20可為例如摻雜雜質的多晶矽層。在形成導電層20之前，如圖4C中所論述，可另外執行其中選擇性地移除裝置隔離圖案302的上部部分以暴露出主動區段ACT的（或基底301的）側壁301_S的製程。
參照圖24A及圖24B，可在導電層20上形成罩幕圖案MK1。罩幕圖案MK1可包含例如氧化矽、氮化矽及氮氧化矽等相對於導電層20具有蝕刻選擇性的材料或者可由其形成。可將罩幕圖案MK1形成為具有沿第二方向X2及第三方向X3二維佈置的矩形形狀，以藉此構成陣列。罩幕圖案MK1可與第二雜質區3b交疊。可使用罩幕圖案MK1作為蝕刻罩幕來蝕刻導電層20，以形成導電圖案20p以及導電圖案20p之間的間隙區GP。間隙區GP可局部地暴露出裝置隔離圖案302、主動區段ACT、字元線頂蓋圖案310及閘極介電層307。
參照圖25A及圖25B，可執行熱氧化製程以在導電圖案20p的側向表面上形成輔助介電圖案401。可在主動區段ACT的暴露至間隙區GP的表面上形成輔助介電圖案401。輔助介電圖案401可由氧化矽形成。可形成接墊分離層以填充間隙區GP，且然後可回蝕接墊分離層以在間隙區GP中形成接墊分離圖案38。當在平面中觀察時，接墊分離圖案38可具有柵格形狀。
如圖23A至圖25B中所論述，可使用具有構成二維陣列的矩形形狀的罩幕圖案MK1，進而使得導電層20可被蝕刻一次以形成接墊分離圖案38。在一些實施例中，可將罩幕圖案形成為各自具有在第二方向X2上伸長的線性形狀，可蝕刻導電層20以形成具有在第二方向X2上伸長的線性形狀的初步導電圖案，且可在初步導電圖案之間形成線狀的第一接墊分離圖案。之後，可使用具有在第三方向X3上伸長的線性形狀的附加罩幕圖案來蝕刻初步導電圖案及第一接墊分離圖案，以形成具有構成二維陣列的矩形形狀的導電圖案20p，且然後，可藉由形成填充於導電圖案20p之間的第二接墊分離圖案來最終形成柵格狀的接墊分離圖案38。
參照圖25A、圖25B、圖26A及圖26B，可移除罩幕圖案MK1以暴露出導電圖案20p的頂表面。可在導電圖案20p及接墊分離圖案38上形成層間介電層420。層間介電層420可包括依序地堆疊的第一層間介電層407、第二層間介電層409及第三層間介電層411。舉例而言，第一層間介電層407可包含氧化矽或者可由其形成，且第二層間介電層409可包含金屬氧化物或者可由其形成。第三層間介電層411可包含氮化矽或者可由其形成。
參照圖26A、圖26B、圖27A及圖27B，可蝕刻第一雜質區3d上的接墊分離圖案38及層間介電層420，以形成暴露出第一雜質區3d的接觸孔DCH。在此步驟處，亦可局部地蝕刻與接墊分離圖案38相鄰的導電圖案20p以形成儲存節點接墊XP。可在基底301的整個表面上共形地且依序地形成第一接觸介電層及犧牲層，且然後第一接觸介電層及犧牲層可經歷非等向性蝕刻製程以形成依序地覆蓋接觸孔DCH的內壁的第一接觸介電圖案403及犧牲圖案404。第一接觸介電圖案403及犧牲圖案404中的一者可由相對於第一接觸介電圖案403及犧牲圖案404中的另一者具有蝕刻選擇性的材料形成。舉例而言，第一接觸介電圖案403可包含氮化矽或者可由其形成，且犧牲圖案404可包含氧化矽或者可由其形成。
參照圖27C，可在基底301的整個表面上依序地形成多晶矽層333L、位元線擴散障壁層331L、位元線配線層332L及位元線頂蓋層337L。可用雜質摻雜多晶矽層333L。多晶矽層333L可填充接觸孔DCH。在形成多晶矽層333L之後，可對多晶矽層333L執行化學機械研磨（CMP）製程或回蝕製程，以為後續製程提供平坦頂表面。
參照圖27C、圖28A及圖28B，可依序地蝕刻位元線頂蓋層337L、位元線配線層332L、位元線擴散障壁層331L及多晶矽層333L，以暴露出層間介電層420的頂表面且同時形成位元線頂蓋圖案337及位元線BL。位元線BL可在其下方設置有填充接觸孔DCH的初步位元線接觸件333p。可形成第一保護間隔件413及第二保護間隔件415，以依序地覆蓋位元線頂蓋圖案337的側壁及位元線BL的側壁。第一保護間隔件413及第二保護間隔件415中的一者可包含相對於第一保護間隔件413及第二保護間隔件415中的另一者具有蝕刻選擇性的材料或者可由其形成。第二保護間隔件415可包含與犧牲圖案404的材料相同的材料或者可由其形成。第一保護間隔件413可包含相對於位元線頂蓋圖案337及第三層間介電層411具有蝕刻選擇性的材料或者可由其形成。第一保護間隔件413可包含例如SiOC或者可由其形成。
參照圖28A、圖28B、圖29A及圖29B，可移除犧牲圖案404，以在初步位元線接觸件333p與第一接觸介電圖案403之間形成空隙區VD。在此步驟處，亦可移除由與犧牲圖案404的材料相同的材料形成的第二保護間隔件415。因此，第二保護間隔件415可具有被暴露出的側壁。第一保護間隔件413可保護位元線頂蓋圖案337及位元線BL。亦可在位元線BL下方形成空隙區VD。
參照圖29A、圖29B、圖30A及圖30B，可移除第一保護間隔件413。可執行其中可使用位元線頂蓋圖案337作為蝕刻罩幕來蝕刻初步位元線接觸件333p以形成位元線接觸件DC的蝕刻製程。可容易地經由空隙區VD將蝕刻初步位元線接觸件333p的蝕刻劑引入至接觸孔DCH中，且因此可將位元線接觸件DC形成為具有均勻的寬度，而無論高度如何。當執行所述蝕刻製程時，第一接觸介電圖案403可保護儲存節點接墊XP不被蝕刻。所述蝕刻製程可移除覆蓋儲存節點接墊XP的側向表面的第一接觸介電圖案403。在一些實施例中，第一接觸介電圖案403可餘留於儲存節點接墊XP的側向表面上。可形成圖22B所示結構。在所述蝕刻製程中，可蝕刻層間介電層420的第三層間介電層411及第二層間介電層409以暴露出第一層間介電層407的頂表面。
參照圖31A及圖31B，可在基底301的整個表面上共形地形成間隔件襯墊321。間隔件襯墊321的部分可填充位於位元線BL下方的空隙區VD，以構成第二接觸介電圖案405。可在間隔件襯墊321上形成隱埋介電層（未示出），以填充接觸孔DCH。隱埋介電層可經歷回蝕製程，以在接觸孔DCH中形成隱埋介電圖案341。
參照圖32A及圖32B，可在基底301的整個表面上共形地形成第一間隔件層，且然後可回蝕第一間隔件層以形成覆蓋間隔件襯墊321的側壁的第一間隔件323。在此步驟處，亦可蝕刻第一層間介電層407以暴露出儲存節點接墊XP的頂表面。隱埋介電圖案341及間隔件襯墊321亦可被局部地暴露出。可在基底301的整個表面上共形地形成第二間隔件層，且然後可回蝕第二間隔件層以形成覆蓋第一間隔件323的側壁的第二間隔件325。因此，可形成位元線間隔件SP。
參照圖33A及圖33B，可如參照圖16A及圖16B所論述般形成犧牲隱埋圖案42及節點分離圖案44。可移除犧牲隱埋圖案42以暴露出隱埋介電圖案341及儲存節點接墊XP。可執行蝕刻製程來蝕刻在位元線BL之間暴露出的隱埋介電圖案341及儲存節點接墊XP，以形成暴露出儲存節點接墊XP的儲存節點接觸孔BCH。後續製程可與參照圖1A及圖1B論述的製程相同或相似。
圖34A示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。搭接接墊LP被自圖34A省略。圖34B示出沿圖34A所示的線A-A’及B-B’截取的剖視圖。圖35示出顯示圖34B所示截面P2的放大圖。
參照圖34A、圖34B及圖35，當在平面中觀察時，位元線接觸件DC可具有圓形形狀或卵圓形形狀。儲存節點接墊XP的平面尺寸可稍微不同於參照圖1A所論述的儲存節點接墊XP的平面尺寸。儲存節點接墊XP的形狀可相似於參照圖1A所論述的儲存節點接墊XP的形狀。
接觸介電圖案DCL可夾置於位元線接觸件DC與儲存節點接墊XP之間。當在如圖37A中所示的平面中觀察時，接觸介電圖案DCL可具有環形狀（ring shape）。接觸介電圖案DCL可環繞位元線接觸件DC。接觸介電圖案DCL可在位元線BL的一側上具有第二高度H2。在位元線BL下方，接觸介電圖案DCL可具有大於第二高度H2的第三高度H3。
接觸介電圖案DCL可包含介電常數小於氮化矽的介電常數的材料或者可由其形成。具有此種小介電常數的接觸介電圖案DCL可夾置於位元線接觸件DC與儲存節點接墊XP之間，此種配置可抑制BBD缺陷。接觸介電圖案DCL可具有第四寬度W4。可給定為約4奈米至約10奈米的值作為適宜於抑制BBD缺陷的第四寬度W4。若接觸介電圖案DCL可能具有小於4奈米的寬度，則位元線接觸件DC與儲存節點接墊XP之間的耦合增加，進而使得可能出現BBD缺陷。若接觸介電圖案DCL可能具有大於10奈米的寬度，則位元線接觸件DC的寬度欲為更窄，此會增加位元線接觸件DC的電阻。
位元線接觸件DC的上部部分可具有第一寬度W1。位元線接觸件DC的下部部分可具有大於第一寬度W1的第二寬度W2。位元線接觸件DC的中間部分可具有大於第二寬度W2的第三寬度W3。在一些實施例中，位元線接觸件DC的頂表面可具有第一寬度W1，且位元線接觸件DC的底表面可具有第二寬度W2。位元線接觸件DC的中間部分可為位於位元線接觸件DC的頂表面與底表面之間的部分，且第三寬度W3可大於第二寬度W2。
接觸介電圖案DCL可延伸以鄰接於位元線接觸件DC的上部部分的一側。隱埋介電圖案341可夾置於接觸介電圖案DCL與位元線接觸件DC的上部部分之間。隱埋介電圖案341可具有在朝下方向上減小的寬度。舉例而言，隱埋介電圖案341可具有朝下減小的寬度。
位元線接觸件DC可具有較儲存節點接墊XP的底表面低的底表面。位元線接觸件DC可具有較接墊分離圖案38的頂表面高的頂表面。第一儲存節點接墊XP(1)可與第二主動區段ACT(2)的一個側壁301_S接觸。第二儲存節點接墊XP(2)可與第三主動區段ACT(3)的一個側壁301_S接觸。
層間介電層420可夾置於接墊分離圖案38與位元線BL之間。層間介電層420可包括依序地堆疊的第一層間介電層407及第二層間介電層409。第一層間介電層407與第二層間介電層409可包含彼此不同的材料。舉例而言，第一層間介電層407可包含氧化矽或者可由其形成。第二層間介電層409可包含氮化矽或者可由其形成。層間介電層420可具有與第一間隔件323的側壁對準的側壁。其他配置可與參照圖1A至圖3B論述的配置相同或相似。
圖36A及圖37A示出顯示製造具有圖34A所示平面圖的半導體記憶體裝置的方法的平面圖。圖36B、圖36C及圖37B至圖37F示出顯示製造具有圖34B所示剖視圖的半導體記憶體裝置的方法的剖視圖。圖36B及圖37B分別對應於沿圖36A及圖36A所示的線A-A’及B-B’截取的剖視圖。
參照圖36A及圖36B，如圖4C中所論述，可執行其中在主動區段ACT的（或基底301的）側壁301_S被暴露出的狀態下選擇性地移除裝置隔離圖案302的上部部分以在基底301的整個表面上形成導電層20的製程。可在導電層20上形成罩幕圖案MK1。可使用罩幕圖案MK1作為蝕刻罩幕來蝕刻導電層20，以形成導電圖案20p以及導電圖案20p之間的間隙區GP。所述蝕刻製程可局部地蝕刻裝置隔離圖案302及基底301。導電圖案20p的平面形狀可與圖24A中所繪示的平面形狀相同或相似，但導電圖案20p的尺寸或位置可稍微不同於圖24A中所示的尺寸或位置。
參照圖36B及圖36C，可形成接墊分離層以填充間隙區GP，且然後可對其進行回蝕以在間隙區GP中形成接墊分離圖案38。當在平面中觀察時，接墊分離圖案38可具有柵格形狀。接墊分離圖案38可由氮化矽、氧化矽或氮氧化矽形成。當在平面中觀察時，接墊分離圖案38可具有柵格形狀。
可移除罩幕圖案MK1以暴露出導電圖案20p的頂表面。可在導電圖案20p及接墊分離圖案38上形成層間介電層420。層間介電層420可包括依序地堆疊的第一層間介電層407、第二層間介電層409及第三層間介電層411。舉例而言，第一層間介電層407及第三層間介電層411可包含氧化矽或者可由其形成，且第二層間介電層409可包含氮化矽或者可由其形成。
參照圖36C、圖37A及圖37B，可蝕刻第一雜質區3d上的接墊分離圖案38及層間介電層420，以形成暴露出第一雜質區3d的接觸孔DCH。在此步驟處，亦可局部地蝕刻與接墊分離圖案38相鄰的導電圖案20p以形成儲存節點接墊XP。可在基底301的整個表面上共形地形成接觸介電層，且然後可執行其中可非等向性地蝕刻接觸介電層以在接觸孔DCH中形成接觸介電圖案DCL且暴露出第一雜質區3d的非等向性蝕刻製程。非等向性蝕刻製程可移除第三層間介電層411且暴露出第二層間介電層409的頂表面。接觸介電圖案DCL可包含例如氧化矽或者可由其形成。
參照圖37C，可形成多晶矽層以填充接觸孔DCH，且然後可對其進行回蝕，以暴露出第二層間介電層409的頂表面且同時在接觸孔DCH中形成初步位元線接觸件333p。可在基底301的整個表面上依序地形成位元線擴散障壁層331L、位元線配線層332L及位元線頂蓋層337L。
參照圖37C及圖37D，可依序地蝕刻位元線頂蓋層337L、位元線配線層332L及位元線擴散障壁層331L，以暴露出層間介電層420的頂表面且同時形成位元線頂蓋圖案337及位元線BL。可蝕刻初步位元線接觸件333p以在位元線BL下方形成位元線接觸件DC。在此步驟處，在位元線BL的一側上，可將位元線接觸件DC形成為具有與接觸介電圖案DCL接觸的下部部分。可在位元線接觸件DC的一側上形成凹陷區R1。
參照圖37D及圖37E，可在基底301的整個表面上共形地形成間隔件襯墊321。可在間隔件襯墊321上形成隱埋介電層（未示出），以填充凹陷區R1。隱埋介電層可經歷回蝕製程，以在接觸孔DCH中形成隱埋介電圖案341。
參照圖37E及圖37F，可在基底301的整個表面上共形地形成第一間隔件層，且然後可對其進行回蝕以形成覆蓋間隔件襯墊321的側壁的第一間隔件323。在此步驟處，亦可蝕刻層間介電層420以暴露出儲存節點接墊XP的頂表面。隱埋介電圖案341亦可被局部地暴露出。可在基底301的整個表面上共形地形成第二間隔件層，且然後可回蝕第二間隔件層以形成覆蓋第一間隔件323的側壁的第二間隔件325。因此，可形成位元線間隔件SP。後續製程可與參照圖33A、圖33B、圖1A及圖1B論述的製程相同或相似。
根據本發明概念的半導體記憶體裝置可被配置成使得歐姆層在其與儲存節點接墊接觸的底表面處被修圓，且因此可增加接觸面積以減小電阻。因此，可抑制tRDL缺陷。與儲存節點接墊相鄰的儲存節點接觸件可不包含多晶矽且包含電阻低的金屬，且據以，可有效地抑制tRDL缺陷。
在根據本發明概念的半導體記憶體裝置中，基底可較裝置隔離圖案突出更多，且因此可增加基底與位元線圖案及儲存節點圖案中的每一者之間的接觸面積。因此，可減小接觸電阻，且半導體記憶體裝置可以高速及低功率進行操作。覆蓋位元線的側壁的間隔件襯墊可包含二氧化矽，且因此位元線間隔件的絕緣性質可增加。作為結果，半導體記憶體裝置的可靠性可增加。
對於根據本發明概念一些實施例的半導體記憶體裝置，氧化矽可包含於夾置於儲存節點接墊與位元線接觸件之間的接觸介電圖案中，且因此可抑制BBD缺陷。對於根據本發明概念其他實施例的半導體記憶體裝置，位元線接觸件可具有均勻的寬度，而無論高度如何，且因此可增加位元線接觸件與儲存節點接墊之間的間隔以抑制BBD缺陷。
在根據本發明概念的製造半導體記憶體裝置的方法中，可蝕刻裝置隔離圖案以暴露出基底的側向表面。因此，可增加位元線圖案與基底的側向表面之間以及儲存節點圖案與基底的側向表面之間的接觸面積。出於此種原因，可形成儲存節點接觸件以排除多晶矽且包含金屬，且據以，可不需要高溫退火製程，此可導致防止製程缺陷。可將儲存節點接墊形成為具有較第二雜質區的面積大的面積，且可形成儲存節點接觸孔以暴露出儲存節點接墊。因此，當形成儲存節點接觸孔時，可確實地獲得未對準餘裕。綜上所述，可減少製程缺陷。
儘管已結合附圖中所示出的本發明概念的一些實施例闡述了本發明概念，然而熟習此項技術者將理解，在不背離本發明概念的技術精神及本質特徵的情況下，可作出各種改變及修改。對於熟習此項技術者而言將顯而易見，在不背離本發明概念的範圍及精神的情況下，可對其作出各種取代、修改及改變。
3b:第二雜質區 3d:第一雜質區 20:導電層 20d:第一導電圖案 20p:導電圖案 20pb:第二導電圖案 22:第一罩幕圖案 24:第二罩幕圖案 26:第一犧牲層 26a:殘留犧牲圖案 28:第二犧牲圖案 30:接觸頂蓋圖案 30r:接觸介電圖案 30r_B、38_B:底表面 30r(1):第一介電部 30r(2):第二介電部 32:第三罩幕圖案 34、36:空間 38:接墊分離圖案/分離部 38(S):分離部 42:犧牲隱埋圖案 44:節點分離圖案 44H:節點分離孔 301:基底 301_S、DC_S:側壁 301_S(1):第一基底側壁 301_S(2):第二基底側壁 301_S(3):第三基底側壁 301_S(4):第四基底側壁/側壁 301_S(5):第五基底側壁 301_S(6):第六基底側壁 301_S(B1):第一基底後側壁 301_S(B2):第二基底後側壁/側壁 301_S(F1):第一基底前側壁 301_S(F2):第二基底前側壁/側壁 301_S(L1):第一基底左側壁 301_S(L2):第二基底左側壁/側壁 301_S(R1):第一基底右側壁 301_S(R2):第二基底右側壁/側壁 301_U、302_U、307_U、311_U、337_U、DC_U、WL_U、XP_U:頂表面 302:裝置隔離圖案 307:閘極介電層 307_S:外側壁 309:歐姆接觸層 310:字元線頂蓋圖案 311:接觸擴散障壁圖案 313:接觸金屬圖案 321:間隔件襯墊 323:第一間隔件 325:第二間隔件 331:位元線擴散障壁圖案/擴散障壁圖案 331L:位元線擴散障壁層 332:位元線配線圖案 332L:位元線配線層 333:位元線多晶矽圖案 333L:多晶矽層 333p:初步位元線接觸件 337:位元線頂蓋圖案 337L:位元線頂蓋層 341:隱埋介電圖案 401:輔助介電圖案 403:第一接觸介電圖案 404:犧牲圖案 405:第二接觸介電圖案 407:第一層間介電層 409:第二層間介電層 411:第三層間介電層 413:第一保護間隔件 415:第二保護間隔件 420:層間介電層 A-A’、B-B’:線 ACT:主動區段 ACT(1):第一主動區段 ACT(2):第二主動區段 ACT(3):第三主動區段 BC:儲存節點接觸件 BC_E、DC_B、XP_B:底端 BCH:儲存節點接觸孔 BL:位元線 BL(1):第一位元線 BL(2):第二位元線 DC:位元線接觸件 DCH:接觸孔 DCL:接觸介電圖案 DS1:間隔 DSP:資料儲存圖案 GP:間隙區 GR1:凹槽 H1:第一高度 H2:第二高度 H3:第三高度 H4:第四高度 HL1:第一孔 HL2:第二孔 LP:搭接接墊 LPS:搭接接墊分離圖案 MK1:罩幕圖案 P1、P2、P3:截面 R1:凹陷區 SP:位元線間隔件 TH1:第一厚度 TH2:第二厚度 VD:空隙區 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 WL:字元線 X1:第一方向 X2:第二方向 X3:第三方向 X4:第四方向 XP:儲存節點接墊 XP_S(B):接墊後側壁 XP_S(F):接墊前側壁 XP_S(L):接墊左側壁 XP_S(R):接墊右側壁 XP(1):第一儲存節點接墊 XP(2):第二儲存節點接墊
圖1A示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。 圖1B示出沿圖1A所示的線A-A’及B-B’截取的剖視圖。 圖2A至圖2C示出顯示圖1A所示截面P1的放大圖。 圖3A示出顯示圖1B所示截面P2的放大圖。 圖3B示出顯示圖1B所示截面P3的放大圖。 圖4A至圖17A示出顯示製造圖1A所示半導體記憶體裝置的方法的平面圖。 圖4B、圖4C、圖5B至圖13B、圖13C及圖14B至圖17B示出顯示製造圖1B所示半導體記憶體裝置的方法的剖視圖。 圖18示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。 圖19示出顯示圖18所示截面P1的放大圖。 圖20示出顯示製造具有圖18的剖視圖的半導體記憶體裝置的方法的平面圖。 圖21A示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。 圖21B示出沿圖21A所示的線A-A’及B-B’截取的剖視圖。 圖22A及圖22B示出顯示圖21B所示截面P2的放大圖。 圖23A至圖33A示出顯示製造具有圖21A所示平面圖的半導體記憶體裝置的方法的平面圖。 圖23B至圖27B、圖27C、圖28B至圖33B示出顯示製造圖21B所示半導體記憶體裝置的方法的剖視圖。 圖34A示出顯示根據本發明概念一些實施例的半導體記憶體裝置的平面圖。 圖34B示出沿圖34A所示的線A-A’及B-B’截取的剖視圖。 圖35示出顯示圖34B所示截面P2的放大圖。 圖36A及圖37A示出顯示製造具有圖34A所示平面圖的半導體記憶體裝置的方法的平面圖。 圖36B、圖36C及圖37B至圖37F示出顯示製造具有圖34B所示剖視圖的半導體記憶體裝置的方法的剖視圖。
3b:第二雜質區
3d:第一雜質區
30r_B:底表面
30r(1):第一介電部
38:接墊分離圖案/分離部
38(S):分離部
301:基底
301_S(1):第一基底側壁
301_S(2):第二基底側壁
301_S(3):第三基底側壁
301_S(4):第四基底側壁/側壁
301_S(5):第五基底側壁
301_S(6):第六基底側壁
301_U、302_U、DC_U、XP_U:頂表面
302:裝置隔離圖案
309:歐姆接觸層
311:接觸擴散障壁圖案
313:接觸金屬圖案
321:間隔件襯墊
323:第一間隔件
325:第二間隔件
331:位元線擴散障壁圖案/擴散障壁圖案
332:位元線配線圖案
341:隱埋介電圖案
ACT(1):第一主動區段
ACT(2):第二主動區段
ACT(3):第三主動區段
BC:儲存節點接觸件
BC_E、DC_B、XP_B:底端
BCH:儲存節點接觸孔
BL(1):第一位元線
BL(2):第二位元線
DC:位元線接觸件
H1:第一高度
H2:第二高度
H4:第四高度
P2:截面
R1:凹陷區
SP:位元線間隔件
W1:第一寬度
W2:第二寬度
X2:第二方向
X4:第四方向
XP(1):第一儲存節點接墊
XP(2):第二儲存節點接墊

Claims (20)

  1. 一種半導體記憶體裝置，包括： 裝置隔離圖案，位於基底上且界定第一主動區段； 第一儲存節點接墊，位於所述第一主動區段上； 字元線，位於所述基底中且延伸跨過所述第一主動區段； 位元線，位於所述第一儲存節點接墊上且交越所述字元線； 儲存節點接觸件，位於所述位元線的一側上且相鄰於所述第一儲存節點接墊；以及 歐姆接觸層，位於所述儲存節點接觸件與所述第一儲存節點接墊之間， 其中所述歐姆接觸層的底表面是修圓的。
  2. 如請求項1所述的半導體記憶體裝置，更包括： 第二主動區段，由所述裝置隔離圖案界定且相鄰於所述第一主動區段； 第二儲存節點接墊，位於所述第二主動區段上； 接墊分離圖案，位於所述第一儲存節點接墊與所述第二儲存節點接墊之間；以及 字元線頂蓋圖案，位於所述字元線上， 其中所述接墊分離圖案接觸所述字元線頂蓋圖案的頂表面。
  3. 如請求項2所述的半導體記憶體裝置，更包括： 第一輔助介電圖案，位於所述第一儲存節點接墊與所述接墊分離圖案之間；以及 第二輔助介電圖案，位於所述第二儲存節點接墊與所述接墊分離圖案之間， 其中所述接墊分離圖案位於所述第一輔助介電圖案與所述第二輔助介電圖案之間，且 其中所述第一輔助介電圖案及所述第二輔助介電圖案中的每一者包含與所述接墊分離圖案的材料不同的材料。
  4. 如請求項2所述的半導體記憶體裝置， 其中所述接墊分離圖案接觸所述第一儲存節點接墊的頂表面及所述第二儲存節點接墊的頂表面。
  5. 如請求項4所述的半導體記憶體裝置，更包括： 位元線接觸件，位於所述位元線與所述第二主動區段之間， 其中所述第二主動區段位於所述位元線下方，且 其中所述位元線接觸件的頂表面位於與所述接墊分離圖案的頂表面的水平高度相同的水平高度處。
  6. 如請求項2所述的半導體記憶體裝置， 其中所述第一儲存節點接墊的頂表面、所述第二儲存節點接墊的頂表面及所述接墊分離圖案的頂表面位於彼此相同的水平高度處。
  7. 如請求項2所述的半導體記憶體裝置， 其中所述位元線交越所述接墊分離圖案， 其中所述半導體記憶體裝置更包括： 第一間隔件，覆蓋所述位元線的側壁；以及 第一介電層、第二介電層及第三介電層，依序地夾置於所述接墊分離圖案與所述位元線之間， 其中所述第一介電層接觸所述接墊分離圖案， 其中所述第二介電層及所述第三介電層位於所述第一介電層與所述位元線之間， 其中所述第二介電層及所述第三介電層的側壁與所述位元線的側壁對準，且 其中所述第一介電層的側壁與所述第一間隔件的側壁對準。
  8. 如請求項1所述的半導體記憶體裝置， 其中所述儲存節點接觸件由金屬及金屬氮化物形成。
  9. 如請求項1所述的半導體記憶體裝置，更包括： 第二主動區段，由所述裝置隔離圖案界定且相鄰於所述第一主動區段，所述第二主動區段位於所述位元線下方；以及 位元線接觸件，位於所述位元線與所述第二主動區段之間， 其中所述裝置隔離圖案暴露出所述基底的所述第一主動區段的第一側向表面，且 其中所述位元線接觸件與所述第一主動區段的所述第一側向表面接觸。
  10. 如請求項9所述的半導體記憶體裝置， 其中所述基底的所述第一主動區段具有第二側向表面，所述第二側向表面藉由所述裝置隔離圖案暴露出且與所述第一側向表面相對，且 其中所述位元線接觸件進一步與所述第一主動區段的所述第二側向表面接觸。
  11. 如請求項1所述的半導體記憶體裝置，更包括： 第二主動區段，由所述裝置隔離圖案界定且相鄰於所述第一主動區段，所述第二主動區段位於所述位元線下方；以及 位元線接觸件，位於所述位元線與所述第二主動區段之間， 其中所述位元線接觸件的底表面具有第一寬度，且所述位元線接觸件的頂表面具有第二寬度，所述第一寬度大於所述第二寬度。
  12. 如請求項11所述的半導體記憶體裝置， 其中所述位元線接觸件的中間部分是所述位元線接觸件的位於所述位元線接觸件的所述底表面與所述位元線接觸件的所述頂表面之間的部分，且 其中所述位元線接觸件的所述中間部分的第三寬度大於所述位元線接觸件的所述底表面的所述第一寬度。
  13. 如請求項1所述的半導體記憶體裝置，更包括： 第二主動區段，由所述裝置隔離圖案界定且相鄰於所述第一主動區段，所述第二主動區段位於所述位元線下方；以及 位元線接觸件，位於所述位元線與所述第二主動區段之間， 其中所述第一儲存節點接墊的底端位於相同於或高於所述位元線接觸件的底端的水平高度的水平高度處。
  14. 如請求項1所述的半導體記憶體裝置， 其中所述裝置隔離圖案暴露出所述基底的所述第一主動區段的第一側向表面，且 其中所述第一儲存節點接墊與所述第一主動區段的所述第一側向表面接觸。
  15. 如請求項14所述的半導體記憶體裝置， 其中所述基底的所述第一主動區段具有第二側向表面，所述第二側向表面藉由所述裝置隔離圖案暴露出且與所述第一主動區段的所述第一側向表面相對，且 其中所述第一儲存節點接墊與所述第一主動區段的所述第二側向表面接觸。
  16. 如請求項1所述的半導體記憶體裝置，更包括： 第二主動區段，由所述裝置隔離圖案界定且相鄰於所述第一主動區段，所述第二主動區段位於所述位元線下方； 位元線接觸件，位於所述位元線與所述第二主動區段之間；以及 接觸介電圖案，位於所述第一儲存節點接墊與所述位元線接觸件的下部部分之間， 其中所述接觸介電圖案包含介電常數小於氮化矽的介電常數的材料。
  17. 如請求項16所述的半導體記憶體裝置，更包括： 隱埋介電圖案，位於所述接觸介電圖案與所述位元線接觸件的上部部分之間， 其中所述隱埋介電圖案具有朝下減小的寬度。
  18. 如請求項16所述的半導體記憶體裝置，其中 其中所述接觸介電圖案在所述位元線下方朝下延伸， 其中所述接觸介電圖案在所述位元線接觸件與所述第一儲存節點接墊之間具有第一高度，且 其中所述接觸介電圖案在所述位元線下方具有第二高度，所述第二高度大於所述第一高度。
  19. 一種半導體記憶體裝置，包括： 裝置隔離圖案，位於基底上且界定第一主動區段； 第一儲存節點接墊，位於所述第一主動區段上； 字元線，位於所述基底中且延伸跨過所述第一主動區段； 位元線，位於所述第一儲存節點接墊上且交越所述字元線；以及 儲存節點接觸件，位於所述位元線的一側上且相鄰於所述第一儲存節點接墊， 其中所述儲存節點接觸件包括： 接觸金屬圖案；以及 接觸擴散障壁圖案，環繞所述接觸金屬圖案的側壁及所述接觸金屬圖案的底表面，且 其中所述接觸擴散障壁圖案的底表面是修圓的。
  20. 一種半導體記憶體裝置，包括： 裝置隔離圖案，位於基底上且界定在第一方向上彼此並排相鄰的第一主動區段、第二主動區段及第三主動區段； 第一雜質區、第二雜質區及第三雜質區，分別位於所述第一主動區段、所述第二主動區段及所述第三主動區段上； 字元線，位於所述基底中且延伸跨過所述第一主動區段及所述第二主動區段； 字元線頂蓋圖案，位於所述字元線上； 位元線接觸件，位於所述第一主動區段上； 位元線，位於所述位元線接觸件上且交越所述字元線； 第一儲存節點接墊，位於所述第二主動區段上； 第二儲存節點接墊，位於所述第三主動區段上； 接墊分離圖案，位於所述第一儲存節點接墊與所述第二儲存節點接墊之間； 隱埋介電圖案，位於所述第一儲存節點接墊與所述位元線接觸件的上部部分之間；以及 接觸介電圖案，位於所述第一儲存節點接墊與所述位元線接觸件的下部部分之間， 其中所述接觸介電圖案包含介電常數小於氮化矽的介電常數的材料，且 其中所述接觸介電圖案具有介於約4奈米與約10奈米之間的寬度。
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