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TW202203445A - 增加有效通道寬度之電晶體 - Google Patents

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Abstract

影像感測器包含安置於一半導體基板中之一光電二極體及可操作地耦合至該光電二極體之一電晶體。至少三個基板溝渠結構經形成於該半導體基板中，從而界定各自具有複數個側壁部分之兩個非平面結構。一隔離層包含各自經安置於該三個基板溝渠結構之一各自者中之至少三個隔離層溝渠結構。一閘極包含各自經安置於該三個隔離層溝渠結構之一各自者中之三個指部。該電晶體之一電子通道沿著該兩個非平面結構之該複數個側壁部分延伸於一通道寬度平面中。

Description

增加有效通道寬度之電晶體
本發明大體上係關於影像感測器，且特定言之(但非排他地)係關於用於影像感測器之電晶體、及製造用於影像感測器之電晶體之方法。由本發明提供之代表性電晶體包含源極隨耦器電晶體、列選擇電晶體、重設電晶體、及其他影像感測器電晶體。
影像感測器已經變得無處不在。其等廣泛使用於數位靜態相機、蜂巢電話、保全攝影機中，亦廣泛使用於醫學、汽車及其他應用中。用以製造影像感測器之技術已經快速地持續發展。例如，對更高解析度及更低電力消耗之需求已經促進此等裝置之進一步微型化及整合。此等趨勢亦有助於增加像素計數。
在影像感測器中，隨著像素計數增加，位元線設定時間亦由於更高之位元線負載而增加。為了維持高圖框速率操作，可藉由縮短源極隨耦器通道之一長度及/或藉由增加源極隨耦器通道之一寬度來增加影像感測器源極隨耦器電晶體之跨導(Gm)。然而，縮短源極隨耦器通道長度會導致不合意之雜訊，例如，隨機電報信號(RTS)。加寬源極隨耦器通道寬度會導致像素大小不合意地增加。
本發明係關於影像感測器，特定言之，係關於包含於影像感測器中之源極隨耦器電晶體、列選擇電晶體、及重設電晶體及其等之製造方法。應注意，在本發明中，源極隨耦器電晶體亦可稱為源極隨耦器。儘管本發明在源極隨耦器電晶體之背景內容中大體上教示發明結構及方法，然發明結構同樣適用於包含列選擇電晶體及重設電晶體之其他影像感測器電晶體。因此，應理解，本發明不限於源極隨耦器電晶體。
為了促進理解，本發明在互補金屬氧化物半導體(「CMOS」)影像感測器之背景內容中描述源極隨耦器及其他影像感測器電晶體。然而，應瞭解，本發明不應限於用於CMOS影像感測器之電晶體，而是可應用於非CMOS影像感測器。在以下描述中，闡述諸多特定細節以提供對實例之一詳盡理解。然而，熟習此項技術者應認識到，無需運用該等特定細節之一或多者或可運用其他方法、組件、材料等等而實踐本文描述之技術。在其他例項中，未展示或詳細描述熟知結構、材料或操作以避免使某些態樣模糊。
貫穿此說明書對「一實施例」或「一些實施例」之參考意謂與實施例相結合而描述之一特定特徵、結構或特性包含於本發明之至少一個實施例中。因此，貫穿本說明書在多個地方出現片語「在一些實施例中」或「在一實施例中」並不一定皆指代同一實例。此外，在一或多個實例中實施例之特定特徵、結構或特性可依任一合適方式組合。
本發明參考關於不同實施例(包含設備及方法)之數個術語。具有相似命名之術語關於不同實施例具有相似意義，惟明確指出之處除外。類似地，本發明利用此項技術之數個術語。此等術語具有其等所來自之技術中之其等之普通含義，除非本文具體界定或其等之使用之背景內容另外明確指示。應注意，貫穿此檔案可互換地使用元件名稱及符號(例如，Si對矽)；然而，兩者皆具有相同意義。
圖1係繪示一影像感測器100之一實施例之一方塊圖。影像感測器100可為一半導體裝置之一個實施方案，諸如一積體電路及/或複數個積體電路。影像感測器100包含一像素陣列102、讀出電路系統104、功能邏輯106、及控制電路系統108。
在一個實例中，像素陣列102係背照式成像感測器或像素(例如像素P1、P2、…、Pn)之二維(「2D」)陣列。在一個實施例中，各像素係一主動像素感測器(「APS」)，諸如一CMOS成像像素。如繪示，各像素經配置成一列(例如列R1至Ry)及一行(例如行C1至Cx)中以獲取一物件(例如個人、位置或物件)之影像資料，接著，可使用該影像資料呈現個人、位置或物件之一2D影像。
在各像素已獲取其影像資料或影像電荷之後，由讀出電路系統104讀出該影像資料且將該影像資料傳送至功能邏輯106。讀出電路系統104可包含放大電路系統、類比轉數位(「ADC」)轉換電路系統、或其他電路系統。功能邏輯106可儲存該影像資料或甚至藉由應用影像後效果(例如，剪裁、旋轉、消除紅眼、調整亮度、調整對比度或其他影像後效果)來操縱該影像資料。此功能邏輯106可由諸如特定應用積體電路(ASIC)之一或多個邏輯元件實施。控制電路系統108經耦合至像素陣列102以控制像素陣列102之操作特性。在一個非限制性實例中，控制電路系統108經耦合以產生一全域快門信號以控制各像素(例如P1、P2、P3、…、Pn)之影像獲取。在實例中，全域快門信號同時啟用像素陣列102內之所有像素以在一單一獲取窗期間同時累積來自各各自光電偵測器之影像電荷。在一實施例中，控制電路系統108控制像素陣列102之其他操作特性。
本文中描述之任一源極隨耦器可形成一像素之部分(例如，如上文描述)。同樣地，任一此像素(包含本文中描述之像素)可形成一影像感測器之部分(例如，如上文描述)。
圖2示意性地展示一代表性像素200，其可用於諸如圖1之影像感測器100之一影像感測器中。在描繪之實例中，像素200具有複數個光電二極體202 (例如四個光電二極體PD1 至PD4 )、可操作地將電荷自各自光電二極體202轉移至共用浮動擴散206之複數個轉移電晶體204 (諸如TX1 至TX4 )。所繪示之像素200可稱為一四共用像素且進一步包含一重設電晶體208、一源極隨耦器210及經由轉移電晶體204及浮動擴散206可操作地連接至光電二極體202之一列選擇電晶體212。在一些實施例中，轉移電晶體204之各者採用垂直閘極電極(例如垂直轉移閘224)以透過垂直電子通道選擇性地將光生電荷自對應光電二極體202轉移至共用浮動擴散206。在一些實施例中，轉移電晶體204之各者採用平面轉移閘。
浮動擴散206經耦合至源極隨耦器210之一閘極214，閘極214經耦合於一電源線(未展示)與列選擇電晶體212之間。源極隨耦器210具一源極216及一汲極218。
重設電晶體208經耦合於一電源線(未展示)與浮動擴散206之間以在重設或預充電週期期間在一重設信號RST之控制下重設(例如，將浮動擴散206放電或充電至一預設電壓，例如一供應電壓VDD )。重設電晶體208透過對應轉移電晶體204進一步經耦合至光電二極體202以在重設或預充電週期期間選擇性地將光電二極體202重設至預設電壓。
源極隨耦器電晶體210操作以調變基於在源極隨耦器210之閘極214處接收之浮動擴散206之電壓輸出之影像信號，其中該影像信號對應於在光電二極體202之閘極處之整合週期期間累積於光電二極體202中之光電子量。
列選擇電晶體212在一列選擇信號RS之控制下選擇性地將源極隨耦器電晶體之輸出(例如影像信號)耦合至讀出行線。
在繪示之實例中，安置重設電晶體208、源極隨耦器210、及列選擇電晶體212之區域可稱為像素200之一裝置電晶體區220，且裝置電晶體區220藉由溝渠結構222 (例如淺溝渠隔離結構)與安置一或多個光電二極體202、轉移閘204、及浮動擴散206之區域隔離，溝渠結構222在一些情況中形成下文描述之發明電晶體之部分。
在一些實施例中，像素200可包含本文中未詳細描述之額外元件，諸如一或多個額外電晶體、電容器、或其類似者。在繪示之實例中，像素200包含共用一共同浮動擴散及源極隨耦器之像素電晶體、重設電晶體、列選擇之四個光電二極體，在其他實施例中，像素200可經組態以包含共用一共同浮動擴散及像素電晶體之更多或更少光電二極體，諸如兩個、六個、八個、或更多個光電二極體。在一些實施例中，像素200可經組態以包含與一浮動擴散及諸如源極隨耦器、重設電晶體、列選擇電晶體之像素電晶體相關聯之一個光電二極體。在一些實施例中，轉移電晶體204利用平面轉移閘(即，無垂直轉移閘224)。如下文將更詳細論述，本發明大體上係關於諸如源極隨耦器210之源極隨耦器電晶體，其可用於達成電流增益、緩衝、或其他優點。特定言之，本發明提供具有較大有效通道寬度之源極隨耦器。儘管在源極隨耦器之背景內容中大體上描述了發明電晶體結構，然彼等結構同樣適用於列選擇電晶體、重設電晶體、及其他影像感測器電晶體。
在操作時，在影像感測器100之整合週期(亦稱為曝光或累積週期)期間，各光電二極體202偵測或吸收其入射光且光生一或多個電荷。累積於光電二極體202之各者中之光生電荷指示入射於光電二極體202上之光量。在整合週期之後，一旦在轉移電晶體之轉移閘204處接收到一轉移信號(例如一正偏置電壓)，一個轉移電晶體204即將光生電荷自各光電二極體202轉移至連接之浮動擴散區206。在一些實施例中，轉移電晶體之轉移閘204包含一平面結構。在一些實施例中，轉移電晶體之轉移閘204包含一平面閘極電極部分及至少一個垂直轉移閘224 (即，一垂直轉移閘電極部分)。源極隨耦器210產生對應於儲存在浮動擴散區206中之光生電荷之影像信號。接著，耦合至源極隨耦器210之列選擇電晶體212選擇性地將信號讀出至一行位元線上以進行後續影像處理。
如下文詳細描述，源極隨耦器210、列選擇電晶體212、及/或重設電晶體208之一或多者具有一非平面閘極結構。
為了闡明貫穿本發明使用之術語，圖3展示一電晶體300之一個實例之一橫截面，其特定描繪電子透過其自一源極流動至一汲極(例如，進/出頁面)之一電子通道。電晶體300具有一半導體基板302、一隔離層304、及一閘極306。隔離層304分離半導體基板302與閘極306，且用作閘極306之閘極氧化物。閘極306包含一平面閘極電極及並聯連接之至少兩個垂直閘極電極。半導體基板302包含形成於其中且具有經安置成接近隔離層304之兩個側壁部分(例如側壁部分310及側壁部分312)及定位於兩個側壁部分之間之一頂部部分314之一非平面結構308。底部部分316及底部部分318經定位於非平面結構308之任一側上。
圖3之切面圖係垂直於電流流動之方向截取的。如本文中使用，「平面通道寬度」大體上係指平面通道寬度320，而「通道長度」係指定向成進/出頁面之尺寸，即，垂直於平面通道寬度320及通道寬度平面322。如與「平面通道寬度」相比，「有效通道寬度」係指電流流動通過其之半導體基板302之一或多個尺寸之和，各尺寸在通道寬度平面322中量測(即，垂直於電流流動之方向)。在圖3之電晶體300中，例如，電流可流動通過沿著側壁部分310、側壁部分312、頂部部分314、底部部分316、及底部部分318之部分形成之通道，該等部分全都接近隔離層304。因此，此非限制性實施例之有效通道寬度係在通道寬度平面322中量測之半導體基板302之彼等部分之最長尺寸之和。已知一電晶體之跨導(Gm)與電晶體之有效通道寬度成正比且與電晶體之有效通道長度成反比。因此，藉由增加電晶體300之有效寬度，可有效地增加電晶體300之跨導(Gm)，藉此改良電晶體300之操作速度。進一步增加有效通道寬度，亦增加了電晶體300之有效閘極面積，從而有利地減少了RTS雜訊。本發明提供可用於電晶體(例如源極隨耦器電晶體、列選擇電晶體、重設電晶體等)中的諸多結構以便增加有效通道寬度。
圖4展示根據本發明之一個代表性且非限制性實施例之一源極隨耦器400之一橫截面之一實例。源極隨耦器400可用於諸如圖1之影像感測器100之一影像感測器中。例如，源極隨耦器400可用於一影像感測器之一像素中，諸如其中一或多個光電二極體可操作地經連接至源極隨耦器之一像素，諸如圖2之像素200。源極隨耦器400形成一電子通道，如下文描述。關於圖4描述之結構亦適用於列選擇電晶體、重設電晶體、及其他電晶體。
源極隨耦器400具有一半導體基板402、安置於半導體基板402上之一隔離層404、及安置於隔離層404上之一閘極406。此等元件之各者可藉由一或多個程序步驟形成，如下文描述。此源極隨耦器結構在半導體基板402中在閘極406及隔離層404下方創建一電子通道。在一些實施例中，半導體基板402可由一矽基板、一摻雜矽基板、一絕緣體上矽、或任一合適塊狀基板形成。在一些實施例中，隔離層404包括一介電質，諸如氧化物或高k材料，例如具有大於約3.9之一介電常數之一材料(例如Al2 O3 或HfO2 )。在一些實施例中，閘極包括一多晶矽或一金屬。
半導體基板402包含形成於其中之三個「基板溝渠結構」，包含兩個外基板溝渠結構408及412、及一中心基板溝渠結構410。兩個外基板溝渠結構408、412各自經設定大小以接收諸如隔離沈積物434及隔離沈積物436之一隔離沈積物，從而形成經組態以隔離源極隨耦器400與鄰近光電二極體之淺溝渠隔離(STI)結構，如圖2中繪示。例如，在一些實施例中，基板溝渠結構408及412類似於圖2之溝渠結構222，即，其等經組態以分離源極隨耦器400與含有一或多個光電二極體、轉移電晶體、浮動擴散等之一像素之一區域。
在一些實施例中，基板溝渠結構408、410、412具有約0.05 um至約0.20 um之一深度。在一個實例中，基板溝渠結構408、410、412之各者具有約0.10 um至約0.20 um之一溝渠深度。在一個實例中，基板溝渠結構408、410、412之各者具有約0.15 um之一溝渠深度。在一些實施例中，一或多個基板溝渠結構408、410、412具有與一或多個其他基板溝渠結構408、410、412不同之一深度。在一些實施例中，中心基板溝渠結構410具有與兩個外基板溝渠結構408、412相同或類似之特性。例如，中心基板溝渠結構410可在與外基板溝渠結構408、412相同之程序中形成且可共用相同溝渠特性，例如具有實質上相同溝渠深度及相同溝渠寬度。
在一些實施例中(諸如圖7中展示)，三個基板溝渠結構之一者(例如中心基板溝渠結構410)之至少一部分在與一轉移電晶體之一垂直轉移閘(例如圖2中所展示之一垂直轉移閘224)之形成相同之程序中形成。因此，在此類實施例中，至少一個基板溝渠結構(例如中心基板溝渠結構410)具有經組態以具有與轉移電晶體之垂直轉移閘之一溝渠相同之溝渠特性之一更深部分，如下文描述。在此類實施例中，轉移電晶體之垂直轉移閘、及源極隨耦器之至少一個基板溝渠結構具有比形成於半導體基板402中之另外兩個基板溝渠結構之一深度更深之一深度。在一些實施例中，轉移電晶體之垂直轉移閘(且因此源極隨耦器400之至少一個基板溝渠結構)具有約0.25 um至約0.45 um之一深度，例如約0.35 um之一深度。
在一些實施例中，半導體基板402包含經組態以使溝渠側壁自光電二極體鈍化且隔離源極隨耦器400與像素及/或影像感測器之一或多個其他元件之一或多個隔離植入物區域(例如p型摻雜部分)，藉此減小暗電流及白像素。在一些實施例中，半導體基板402包含用於回應於入射光而光生及累積光電子電荷之至少一光電二極體區域(例如圖2中所展示之光電二極體202)。光電二極體區域包含形成定位於源極隨耦器400與轉移閘(例如轉移閘204)之間之一第一植入(或摻雜)區域(例如一P型摻雜區域)之一第一植入物(例如一P型釘紮光電二極體植入物、或PPPD植入物)、形成經定位接近第一植入物(例如，至少部分在第一植入物下方且至少部分在源極隨耦器400下方)之一第二植入物區域(例如一第一N型摻雜區域)之一第二植入物(例如一DNPPD植入物)及/或形成第三植入物區域(例如經定位至少部分在第二植入物下方且至少部分在源極隨耦器400下方之一第二N型摻雜區域)之一第三植入物(例如一DNPPD植入物)。在一個實例中，大多數光生電荷載子經累積於第三植入物區域中，且第一及第二植入物經組態以在各自像素之電荷轉移操作期間促進光生電荷載子之電荷轉移至浮動擴散(例如浮動擴散206)。在一些實施例中，由第三植入物形成之第三植入物區域可經定位在源極隨耦器400下方。
仍參考圖4，三個基板溝渠結構界定複數個非平面結構(在此實施例中，非平面結構414及非平面結構416)。隔離層404在半導體基板402上安置成接近兩個非平面結構414及416。兩個非平面結構各自在一縱向方向上(即，進/出頁面)延伸於一源極與一汲極之間，其中縱向方向對應於電子通道之一通道長度。兩個非平面結構在垂直於縱向方向之一通道寬度平面(即，對應於通道寬度平面426之頁面之平面)中彼此偏移。如下文描述，非平面結構提供在通道寬度平面426中量測之一較大有效通道寬度。如與具有一相當平面閘極寬度418之其他源極隨耦器相比，較大有效通道寬度經組態使得源極隨耦器400展現高Gm。
類似於半導體基板402，隔離層404包含形成於其中之複數個溝渠結構-稱為「隔離層溝渠結構」。在圖4中，此等結構包含隔離層溝渠結構420、422及424。各隔離層溝渠結構420、422、424經安置於一各自基板溝渠結構408、410、及412中。例如，隔離層溝渠結構420經安置於基板溝渠結構408中，隔離層溝渠結構422經安置於基板溝渠結構410中，且隔離層溝渠結構424經安置於基板溝渠結構412中。因此，源極隨耦器400具有溝渠結構中溝渠結構構造。
三個隔離層溝渠結構420、422、424包含兩個外隔離層溝渠結構420及424及中心隔離層溝渠結構422。兩個外隔離層溝渠結構420、424各自經形成於隔離層404之一隔離沈積物(例如一淺溝渠隔離(STI)沈積物)內。即，隔離層溝渠結構420經形成於隔離沈積物434內，且隔離層溝渠結構424經形成於隔離沈積物436內。因為外隔離層溝渠結構420、424兩者皆非居中形成於對應隔離沈積物內，故各者由與非平面結構之一者介接之隔離層404之一相對薄內部分、及背對非平面結構之隔離層404之一相對厚外部分(對應於一隔離沈積物)限定。例如，隔離層溝渠結構420由面向非平面結構414之隔離層404之一內部分450、及定位於隔離層溝渠結構420之與非平面結構414相對之一側上之一外部分452限定。類似地，隔離層溝渠結構424由面向非平面結構416之隔離層404之一內部分、及定位於隔離層溝渠結構424之與非平面結構416相對之一側上之一外部分限定。隔離層404之內部分450用作定位於源極隨耦器400之閘極電極406下方之閘極氧化物。
在一些實施例中，各隔離層溝渠結構420、422、424具有約0.05 um至約0.25 um之一深度。在一個實例中，各者具有範圍自約0.10 um至約0.20 um之一深度。直覺上，各隔離層溝渠結構420、422、424具有小於各各自基板溝渠結構408、410、及412之溝渠深度之一溝渠深度。同樣地，各隔離層溝渠結構420、422、424具有小於各自基板溝渠結構408、410、及412之一溝渠寬度。在一些實施例中，一或多個隔離層溝渠結構具有與一或多個其他隔離層溝渠結構不同之深度。在一些實施例中，隔離層404之內部分具有約0.035 um至約0.15 um之一厚度。在一個實例中，隔離層404之內部分具有約0.005 um至約0.10 um之一厚度。在一些實施例中(諸如在圖5中，在下文更詳細描述)，至少一個隔離沈積物之外部分具有一波狀外形輪廓。在一些實施例中，(諸如在圖5中)隔離層404之至少一個外部分形成延伸超出半導體基板402之非平面結構例如達約0.05 um至約0.25 um之一「肩部」。為了防止誘發氧化物電荷或陷阱，在一些實施例中，隔離層404不具有任一彎曲及/或波狀外形表面(例如，在通道寬度平面426中不具有一波狀外形輪廓)。
閘極406包含平行形成之三個指狀垂直閘極電極結構或垂直閘極指部結構或指部428、430及432。各指部428、430、432經安置於(即，延伸至)三個基板溝渠結構408、410、412之一各自者及三個隔離層溝渠結構420、422、424之一各自者中。例如，指部428經安置於隔離層溝渠結構420中，隔離層溝渠結構420經安置於基板溝渠結構408中。類似地，指部430經安置於隔離層溝渠結構422及基板溝渠結構410中。類似地，指部432經安置於隔離層溝渠結構424及基板溝渠結構412中。除了在通道寬度平面426中延伸至溝渠結構之一者中之外，三個指部428、430、432之各者在縱向方向上延伸。在一些實施例中，三個指部428、430、432之各者在通道寬度平面426中具有約0.05 um到0.10 um之一厚度。
由於本文中描述之結構，半導體基板402之非平面結構414、416各自具有形成電子通道之部分之複數個側壁部分。各側壁部分係與和閘極406之一指部相對之隔離層404介接之半導體基板402之一部分，且一旦將一電壓施加至閘極406，電流即流動通過該部分。例如，非平面結構414具有側壁部分438及側壁部分440，且非平面結構416具有側壁部分442及側壁部分444。在圖4中，各側壁部分具有與隔離層404介接之一近似平面介面，且具有一側壁高度H，其係在通道寬度平面426中量測之側壁部分之一最長尺寸。在一些實施例中，側壁高度H之範圍可自約0.05 um至約0.20 um。在圖4中，各側壁部分之側壁高度H通常與鄰近隔離層溝渠結構之一深度對應。在一些實施例中，半導體基板402可經摻雜有形成植入物隔離區域之一或多個植入物以使基板溝渠結構408、410、412之側壁鈍化且調整沿著側壁高度H形成之有效通道寬度使其小於鄰近隔離層溝渠結構之深度。在一些實施例中，側壁部分係傾斜的(非垂直)，此有利地創建一更大側壁高度H。
在圖4中，各非平面結構414、416具有亦形成電子通道之部分之一頂部部分。各頂部部分定位於兩個側壁部分之間，且與和閘極406相對之隔離層404介接。例如，非平面結構414具有定位於側壁部分438與側部部分440之間中之頂部部分446。同樣地，非平面結構416具有定位於側壁部分442與側部部分444之間中之頂部部分448。各頂部部分具有在通道寬度平面426中量測之一頂部寬度T。在一些實施例中，頂部寬度T之範圍自約0.05 um至約1.05 um。在一些實施例中，頂部寬度T之範圍自約0.06 um至約1.00 um。如下文描述，在一些實施例中，半導體基板402之至少一個頂部部分形成電子通道之部分。在一些實施例中，電子通道包含半導體基板402之底部部分454、456、及/或458之一或多者，其中各者經安置於閘極406之指部428、430、432之一者下方。在繪示之實施例中，各底部部分454及458分別具有略小於兩個外溝渠結構408及412之寬度之一半(例如，比該寬度小1%至25%)之一寬度B，使得隔離層404在源極隨耦器400與影像感測器之其他元件(例如光電二極體)之間提供良好絕緣。電子通道之底部部分456具有大約係溝渠結構410之寬度之一寬度B’。在一些實施例中，寬度B大約係兩個外溝渠結構408及412之寬度(例如外基板溝渠408、412之底部溝渠寬度)之一半(例如，+/-5%)或小於該寬度之一半以在源極隨耦器400與光電二極體之間提供充分隔離。在一些實施例中，寬度B略大於兩個外溝渠結構408及412之寬度之一半。在一些實施例中，寬度B小於寬度B’。在一些實施例中，寬度B與B’相同。
一旦將超過源極隨耦器400之一臨限值電壓之電壓(對應於儲存於浮動擴散206中之電荷)施加至閘極406，一電子通道即在閘極406下形成且電子在縱向方向上移動通過源極隨耦器400之電子通道。特定言之，電子通道沿著兩個非平面結構之各側壁部分(即，側壁部分438、側壁部分440、側壁部分442、及側壁部分444)形成。因此，源極隨耦器400具有在通道寬度平面426中量測之大於或等於各側壁部分之側壁高度H之和之一有效通道寬度。在繪示之實施例中，有效通道寬度大於或等於側壁高度H之四倍。在圖4中，電子通道包含頂部部分446及頂部部分448，且因此具有至少約四倍之側壁高度H加上兩倍之頂部寬度T加上各底部部分之通道寬度(即，4H + 2T + 2B + B’)之一有效通道寬度。在一些實施例中，電子通道包含至少一個底部部分，但不一定包含各底部部分，使得有效通道寬度係至少4H+2T+B，例如，4H+2T+2B或4H+2T+B’。在圖4中，有效通道寬度超過平面閘極寬度418，從而指示經組態以在無需增加源極隨耦器之實體寬度之情況下達成更高Gm之一電子通道。由於前述特徵，在一些實施例，有效通道寬度比平面閘極寬度大至少約30%，例如，大出約30%、大出約60%、大出約70%、或大出約100%百分比。
在一些實施例中，電子通道包含比非平面結構之全部側壁部分少之側壁部分，及/或少於至少一個側壁部分之整個側壁高度H之側壁高度。在一些實施例中，電子通道包含非平面結構之兩個或三個側壁部分。在一些實施例中，電子通道包含至少一個側壁部分之大約一半、三分之二、或四分之三。此類替代性組態可藉由對半導體基板402進行摻雜來達成。
圖5展示根據本發明之另一非限制性實施例之另一實例源極隨耦器500之一橫截面。源極隨耦器500與圖4之源極隨耦器400共用結構特徵，惟明確描述之處除外。源極隨耦器400與源極隨耦器500之間之相關差異在下文描述。關於源極隨耦器500描述之結構亦適用於列選擇電晶體、重設電晶體、及其他電晶體。
源極隨耦器500具有一半導體基板502、安置於半導體基板502上之一隔離層504、及安置於隔離層504上之一閘極506。
半導體基板502包含形成於其中之三個基板溝渠結構，包含兩個外基板溝渠結構508及512、及一中心基板溝渠結構510。在一些實施例中，外基板溝渠結構508及512形成類似於圖2之溝渠結構222之溝渠結構之部分，例如，其等可經組態以分離源極隨耦器500與含有一或多個光電二極體、轉移電晶體、浮動擴散等之一像素之一區域。
三個基板溝渠結構518、520、522界定兩個非平面結構514及516。隔離層504在半導體基板502上安置成接近兩個非平面結構514及516。各基板溝渠結構518、520、522經設定大小以接收一隔離沈積物。即，基板溝渠結構508經設定大小以接收隔離沈積物518，基板溝渠結構510經設定大小以接收隔離沈積物520，且基板溝渠結構512經設定大小以接收隔離沈積物522。在一些實施例中，基板溝渠結構508、510、及512各自具有約0.05 um至約0.20 um之一深度，例如約0.10 um至約0.20 um之一深度，例如約0.15 um之一深度。在一些實施例中，至少一個基板溝渠結構具有與至少一個其他基板溝渠結構不同之一深度。
在一些實施例中，半導體基板502包含由具有與定位於環繞基板溝渠結構之非平面結構514、516中之至少一者內之半導體基板502相同之導電性類型之一隔離植入物(例如一P型植入物，諸如硼植入物)形成之一隔離區域。在一些實施例中，半導體基板502亦包含具有與形成用作光電二極體感測區域且定位於隔離沈積物之一者之與各自非平面結構相對之一(外)側上之至少一摻雜區域之隔離植入物(例如一N型植入物)相反之一導電性類型之至少一光電二極體植入物。
如上提及，隔離層504包含三個隔離沈積物518、520、及522。在一些實施例中，各隔離沈積物518、520、及522具有約0.05 um至約0.20 um之一深度，例如約0.10 um至約0.20 um之一深度，例如約0.15 um之一深度。如同半導體基板502，隔離層504包含形成於其中之三個隔離層溝渠結構(隔離層溝渠結構524、526、及528)。各隔離層溝渠結構經形成於隔離沈積物之一者及形成於形成在半導體基板502中之一個基板溝渠結構中。因此，如同源極隨耦器400，源極隨耦器500具有溝渠結構中溝渠結構構造。
形成於隔離層504中之隔離層溝渠結構各自經形成至約其等之對應隔離沈積物之深度之約1/3至約2/3之一深度，以便使所得電子通道具有良好隔離且對半導體基板502之晶體結構造成更少破壞。即，隔離層溝渠結構524具有實質上等於隔離沈積物518之1/3至2/3深度之一深度，且針對隔離層溝渠結構526及528，情況亦類似。在一些實施例中，隔離層溝渠結構524及528各自分別經形成至隔離沈積物518及隔離沈積物522之深度之約1/2之一深度。隔離層溝渠結構可至少部分藉由一濕蝕刻程序形成，如下文描述。
各外隔離層溝渠結構皆由與非平面結構之一者介接之隔離層504之一相對薄內部分、及背對非平面結構之隔離層504之一相對厚外部分限定。例如，隔離層溝渠結構528由外部分540及內部分542限定。外部分540具有一波狀外形輪廓，而內部分542具有一平面輪廓(一平坦輪廓)。在一些實施例中，此波狀外形輪廓係由使用了特定材料移除程序(例如一濕蝕刻程序)而引起的，該特定材料移除程序針對外部分540 (其與隔離層504介接)具有與內部分542 (其與半導體基板502介接)相比不同之一選擇性速率。因為中心隔離層溝渠結構526在兩個側上與半導體基板502介接，故其在兩個側上具有一平面/平坦輪廓(而非一波狀外形輪廓)。
在一些實施例中，隔離層504之內部分具有約0.025 um至約0.15 um之一厚度，例如約0.05 um至約0.10 um之一厚度。在一些實施例中，隔離層504形成延伸超出半導體基板502之非平面結構例如達約0.05 um至約0.25 um之至少一個「肩部」(例如肩部530)。
閘極506包含三個指部(指部534、指部536、及指部538)，其中各者延伸至形成於半導體基板502中之三個基板溝渠結構之一各自者中且延伸至形成於隔離層504中之三個隔離層溝渠結構之一各自者中。由於隔離沈積物518及隔離沈積物522之波狀外形輪廓，指部534及指部538之一外部分亦具有與隔離層504互補之一波狀外形輪廓。
由於本文中描述之結構，非平面結構514及非平面結構516各自具有形成電子通道之部分之複數個側壁部分，即，側壁部分544、側壁部分546、側壁部分548、及側壁部分550。在此非限制性實施例中，各側壁部分具有約0.05 um至約0.20 um之一側壁高度H，例如約0.075 um至約0.10 um之一側壁高度H。在圖5中，頂部部分552及頂部部分554亦形成電子通道之部分。在一些實施例中，至少一個頂部部分不會形成電子通道之部分。
在圖5中，在通道寬度平面532中量測之有效通道寬度大於或等於四倍之側壁高度H。更特定言之，電子通道具有約四倍之側壁高度H加上兩倍之頂部寬度T (即，4H + 2T)之一有效通道寬度。源極隨耦器500之有效通道寬度超過平面通道寬度556，從而指示經組態以在無需增加源極隨耦器500之實體寬度之情況下達成更高Gm之一電子通道。由於前述特徵，在一些實施例，有效通道寬度比平面閘極寬度大至少約30%，例如，大出約30%、大出約60%、大出約70%、或大出約100%百分比。
圖6示意性地展示根據本發明之一個實施例形成之一實例像素600之一橫截面。像素600之佈局可用本發明之任一源極隨耦器、列選擇電晶體、或重設電晶體來實施。像素600包含一轉移閘602、一光電二極體、一浮動擴散604、及一源極隨耦器606。源極隨耦器606具有關於本發明之任一實施例所描述之一或多個特徵，例如圖4之源極隨耦器400。源極隨耦器606經形成於包含複數個植入物(例如摻雜部分)之一半導體基板608中。在一些實施例中，半導體基板608包含形成稱為安置於半導體之表面下方且接近轉移閘602之一釘紮層之一第一植入物區域610之一第一植入物(例如一P型釘紮光電二極體(PPPD)植入物)以使氧化物-矽介面鈍化來減小暗電流。在一些實施例中，半導體基板608包含形成至少部分定位在第一植入物區域610下方且接近第一植入物區域610之一第二植入物區域612之一第二植入物(例如一N型釘紮光電二極體(NPPD)植入物)。在一些實施例中，半導體基板608包含形成至少部分定位在第二植入物區域612下方且至少部分定位在第一植入物610下方之一第三植入物區域614之一第三植入物(例如一深N型釘紮光電二極體(DNPPD)植入物)。在一些實施例中，半導體基板608包含形成至少部分定位在第三植入物區域614下方且至少部分定位在第二植入物區域612下方之一第四植入物區域616之一額外第四植入物(例如另一DNPPD植入物)。第二植入物區域612、第三植入物區域614及第四植入物區域616係共同形成回應於入射光而光生電子之光電二極體之一光電感測區域之摻雜區域。換言之，光電二極體回應於第二植入物區域612、第三植入物區域614、及第四植入物區域616中之至少一者中之入射光光生電荷。光電二極體之光電感測區域經耦合至轉移閘602以將光生電荷轉移至浮動擴散604。
圖7示意性地展示根據本發明之另一實施例形成之一像素700之另一實例之一橫截面。像素700之佈局可用本發明之任一源極隨耦器、列選擇電晶體、或重設電晶體來實施。像素700包含形成於一半導體基板708中之一轉移閘702、一光電二極體、一浮動擴散704、及一源極隨耦器706。源極隨耦器706具有關於本發明之任一實施例所描述之一或多個特徵，例如圖4之源極隨耦器400。
源極隨耦器706就其閘極包含延伸至半導體基板708之一基板溝渠結構中之一垂直閘極電極718而言不同於先前介紹之實施例。垂直閘極電極718自一前側表面延伸至半導體基板708中至一定深度，其中該深度比源極隨耦器706之鄰近外溝渠結構更深。另外，轉移閘702包含亦延伸至與源極隨耦器706之垂直閘極電極718大約相同之深度之一垂直轉移閘720。因此，垂直閘極電極710及垂直轉移閘720可由同一程序步驟形成，即，同時形成。
半導體基板708包含複數個植入物(例如摻雜部分)。在一些實施例中，半導體基板708包含形成定位成接近轉移閘702之一第一植入物(或摻雜)區域710 (例如，亦稱為P型釘紮層)之一第一植入物(例如一P型植入物，稱為PPPD植入物)。在一些實施例中，半導體基板包含形成至少部分定位在第一植入物區域710下方之一第二植入物區域712之一第二植入物(例如一N型植入物，稱為NPPD植入物)。在一些實施例中，半導體基板708包含形成至少部分定位在第二植入物區域712下方且與源極隨耦器706部分偏移之一第三植入物區域714之一第三植入物(例如一N型DNPPD植入物)。在一些實施例中，第三植入物區域714之至少部分經定位在與垂直閘極電極718共同之一深度處，例如，在約0.25 um至約0.45 um，例如約0.35 um之一共同深度處。在一些實施例中，半導體基板708包含形成至少部分定位在第三植入物區域714下方且至少部分定位在源極隨耦器706下方(例如，至少部分定位在垂直閘極電極718下方)之一第四植入物區域716之一額外第四植入物(例如另一N型DNPPD植入物)。第二植入物區域712、第三植入物區域714及第四植入物區域716係共同形成回應於入射光而光生電子之光電二極體之一光電感測區域之摻雜區域。光電感測區域經耦合至轉移閘702以將光生電荷轉移至浮動擴散704。第一植入物710可形成一釘紮層，其可經接地以使矽氧化物-介面上之缺陷鈍化從而對光電二極體提供表面鈍化以減少矽-氧化物介面陷阱誘發之暗電流。
圖8展示製造用於一影像感測器之例如圖4至圖7中展示之源極隨耦器之一源極隨耦器之一代表性方法800。用於下文之方法步驟中之具有與先前在本發明中引入之術語相似之命名之術語具有相似意義，惟明確指出之處除外。
步驟802包含提供一半導體基板，例如一矽晶粒。
步驟804包含藉由阻光劑圖案化及蝕刻程序在半導體基板中形成複數個溝渠結構(例如三個溝渠結構)，使得複數個溝渠結構界定半導體基板中之複數個非平面結構。溝渠結構大致平行且在半導體基板之一縱向方向上於源極隨耦器之源極/汲極區域之間具有一最長尺寸。在一些實施例中，形成複數個溝渠結構包含將具有用於溝渠位置之開口圖案之一第一遮罩施加至半導體基板、自半導體基板移除(例如蝕刻)材料以形成界定複數個非平面結構之複數個溝渠結構(例如一中心溝渠結構及兩個外溝渠結構)、及自半導體基板移除第一遮罩。第一遮罩界定半導體基板之各溝渠結構之一長度及一寬度。由第一遮罩界定之長度係在一電子通道之一縱向方向上(例如，進/出圖4之頁面)。由第一遮罩界定之寬度係在垂直於縱向方向之一寬度方向上(例如，在圖4之通道寬度平面426中)。
在一些實施例中，步驟804包含在形成於半導體基板中之溝渠結構之一者中形成一垂直轉移閘，垂直轉移閘具有比形成於半導體基板中之溝渠結構之一深度更深之一深度(如上文關於圖7描述)。
在一些實施例中，方法包含選用步驟806，其包含將一或多個植入物(例如摻雜部分或「摻雜劑」)植入至半導體基板中(例如，如上文關於圖7及圖8描述)。在一些實施例中，植入物使形成於半導體基板中之一或多個溝渠結構之至少一部分鈍化。在一些實施例中，步驟806包含提供覆蓋在步驟804中形成之半導體基板之一中心溝渠結構之一第二遮罩、及接著將一第一植入物植入至半導體基板之各外溝渠結構之一底部部分中。在一些實施例中，步驟806包含在半導體基板之各外溝渠結構下方植入一第一植入物。在一些實施例中，第一植入物係一第一導電類型(例如一硼植入物)。在一些實施例中，第一植入物(例如一硼植入物)經植入至半導體基板之一非平面結構中，且一第二植入物類型(例如一DNPPD植入物)藉由離子植入程序在一隔離沈積物之與非平面結構相對之一側上植入至半導體基板中。
步驟808包含藉由將一介電材料(例如氧化物材料)沈積至形成於半導體基板中之複數個溝渠結構中來在形成於在步驟804中形成之半導體基板中之複數個溝渠結構上形成一隔離層。在此階段，隔離層包含複數個隔離沈積物(例如淺溝渠隔離(STI)沈積物)，各者經形成於在半導體基板中形成之溝渠結構之一者中。在一些實施例中，複數個隔離沈積物包含定位於半導體基板之兩個非平面結構之間之一中心隔離沈積物、及定位於中心隔離沈積物之相對側上之兩個外隔離沈積物。在一些實施例中，形成隔離層包含沈積介電材料直至介電材料填充(或過度填充)形成於半導體基板中之溝渠結構。在一些實施例中，形成隔離層包含沈積充足之介電材料使得介電材料形成延伸超出半導體基板之非平面結構之至少一個肩部。
步驟810包含在隔離層中形成複數個溝渠結構(例如三個溝渠結構)，使得形成於隔離層中之各溝渠結構經安置於形成於半導體基板中之溝渠結構之一者中。此包含在隔離層中形成一中心溝渠結構及兩個外溝渠結構。形成於隔離層中之兩個外溝渠結構之各者經安置於在步驟808中形成之隔離沈積物之一者中；據此，形成於隔離層中之兩個外溝渠結構之各者經安置於形成於半導體基板中之兩個外溝渠結構之一者中。類似地，隔離層之中心溝渠結構經安置於半導體基板之中心溝渠結構中。
為了在隔離層中形成複數個溝渠結構，步驟810包含自隔離層移除材料。一蝕刻程序(或類似程序)可用於材料移除。步驟810包含自各外隔離沈積物之一內部分(即，最靠近非平面結構之一部分)、及隔離層之中心部分移除材料，使得半導體基板之一部分被曝露，包含兩個非平面結構之至少一部分。例如，當形成圖4之源極隨耦器400時，步驟810包含自外隔離沈積物及中心隔離沈積物移除介電材料一直至半導體基板，使得實質上所有非平面結構皆被曝露。作為另一實例，當形成圖5之源極隨耦器500時，步驟810包含自外隔離沈積物及中心隔離沈積物移除介電材料一直至隔離沈積物之深度之約1/3至約2/3之一深度(例如，深度之約1/2)，使得半導體基板之各非平面結構之一部分被曝露。
為了在經曝露非平面結構之頂部上重建隔離層，步驟810包含在半導體基板之經曝露非平面結構上形成一閘極隔離層(例如，透過一熱或沈積程序)。此將半導體基板之非平面結構之頂部上之隔離層厚度增大至約0.025 um至約0.15 um之一厚度，例如約0.05 um至約0.10 um之一厚度。
在一些實施例中，(例如，當形成圖5之源極隨耦器500時)，在步驟810中使用一濕蝕刻程序以在各外隔離沈積物中達成一波狀外形輪廓。為了幫助準確地自隔離層移除材料，在一些實施例中，步驟810包含將覆蓋兩個外溝渠結構之各者之外部分之一第三遮罩(例如一阻光劑遮罩)施加至隔離層，從而自隔離層移除材料，及接著自隔離層移除第三遮罩。
在步驟810之後，隔離層包含兩個外溝渠結構及一中心溝渠結構。各外溝渠結構在步驟808中形成之隔離沈積物之一者中偏離中心，使得各外溝渠結構由面向半導體基板之非平面結構之一者之隔離層之一相對薄內部分、及背對非平面結構之隔離層之一相對厚外部分限定。在一些實施例中，隔離層之至少一個外部分形成延伸超出半導體基板之非平面結構例如達約0.05 um至約0.25 um之一「肩部」。在一些實施例中，步驟810包含使隔離層平面化。
步驟812包含在隔離層上沈積一閘極材料，使得閘極材料形成具有複數個指部之一閘極，各指部延伸至形成於在步驟810中形成之隔離層中之溝渠結構之一各自者中。在一些實施例中，閘極材料係一多晶矽或一金屬。在一些實施例中，步驟812包含在形成於步驟810中之閘極氧化物層上沈積一閘極材料。
選用步驟814在上文描述之源極隨耦器形成之後，且形成用於形成一影像感測器或一影像感測器之一像素之一方法之部分。步驟814包含在將一或多個植入物植入至半導體基板中而形成植入物/摻雜區域之前施加一第四遮罩。在一些實施例中，植入物包含以下各者之至少一者：用於形成定位於源極隨耦器與像素之一轉移閘之間之一第一植入物區域之一第一植入物(例如一PPPD植入物)；用於形成至少部分形成在第一植入物下方之一第二植入物區域之一第二植入物(例如一NPPD植入物)；用於形成至少部分定位在第二植入物區域下方且至少部分定位在源極隨耦器下方之一第三植入物區域之一第三植入物(例如一DNPPD植入物)；及/或用於形成至少部分定位在第三植入物區域下方且至少部分定位在源極隨耦器下方之一第四植入物區域之一第四植入物(例如一DNPPD植入物)。
圖9示意性地展示像素900之一實例代表性佈局之一橫截面，像素900可用於諸如圖1之影像感測器100之一影像感測器中。像素900之佈局可與本文中描述之任一源極隨耦器、列選擇電晶體、或重設電晶體一起使用。
像素900包含一光電二極體904、將電荷自光電二極體904轉移至一浮動擴散908之一轉移閘906、及一源極隨耦器910。在一些實施例中，像素900可包含本文中未詳細描述之額外元件，諸如一或多個額外電晶體。如下文描述，源極隨耦器910係具有一大有效通道寬度之一非平面源極隨耦器。源極隨耦器910與圖4之源極隨耦器400及圖5之源極隨耦器500共用結構特徵及材料，惟明確描述之處除外。
源極隨耦器910包含形成於半導體基板902中之一非平面結構912、定位於非平面結構912之相對側上之複數個隔離沈積物(例如隔離沈積物914及隔離沈積物916)、一閘極隔離層(其可為一閘極介電層) 918 (例如在半導體基板902上安置成接近非平面結構912之一閘極氧化物層)、及安置於閘極隔離層918上之一閘極920。此等元件之各者可藉由一或多個程序步驟形成，諸如下文描述之代表性方法。
半導體基板902包含形成於其中之複數個溝渠結構，包含溝渠結構922、924、926、及928。溝渠結構922及928可稱為與非平面結構912間隔開之「外溝渠」，而溝渠結構924及926可稱為定位成鄰近非平面結構912之「內溝渠」。
在圖9中，外溝渠結構922及928分別接收隔離沈積物914及916。內溝渠結構924及926未被隔離沈積物佔用，但代替地被閘極隔離層918及閘極920佔用，如下文描述。非平面結構912在一縱向方向上(即，進/出頁面)在源極隨耦器910之一源極與一汲極之間延伸。在一些實施例中，非平面結構912在縱向方向上具有小於閘極920之一長度之一長度。
在一些實施例中，溝渠結構922及924類似於圖2之溝渠結構222，例如，其等可經組態以分離源極隨耦器900與含有一或多個光電二極體、轉移電晶體、浮動擴散等之一像素之一區域。
在一些實施例中，外溝渠結構922及928各自具有約0.05 um至約0.30 um之一深度，例如約0.10 um至約0.20 um之一深度，例如約0.15 um之一深度。在一些實施例中，例如圖9中展示，內溝渠結構924及926各自具有比各自外溝渠結構922及928更淺之一深度，例如，淺約0.025 um至約0.10 um之一深度。在一些實施例中，諸如圖10中展示，內溝渠結構924及926各自具有比各自外溝渠結構922及928更深之一深度，例如，深約0.025 um至約0.10 um之一深度。
非平面結構912可具有一「倒轉T」形狀，使得半導體基板902包含形成源極隨耦器910之電子通道之部分且與閘極隔離層918介接之數個部分。在圖9中，此等部分包含半導體基板902之兩個底部部分(例如底部部分930)、兩個側壁部分(例如側壁部分932)、及一頂部部分934。如在一通道寬度平面(即，對應於通道寬度平面936之頁面之平面)中量測，各底部部分930具有約0.05 um至約.15 um之一底部寬度B，例如約0.06 um至約0.10 um之一底部寬度B，例如約0.08 um之一底部寬度B。各側壁部分932具有約0.05 um至約0.20 um之一側壁高度H，例如約0.10 um至約0.20 um之一側壁高度H，例如約0.15 um之一側壁高度H。頂部部分具有約0.05 um至約.15 um之一頂部寬度T，例如約0.06 um至約0.10 um之一頂部寬度T，例如約0.08 um之一頂部寬度T。在一些實施例中，兩個側壁部分932各自相對於底部部分930垂直。在一些實施例中，兩個側壁部分932相對於兩個底部部分930係傾斜的(非垂直)，此有利地創建一更大側壁高度H。
各隔離沈積物914及916經組態以至少部分隔離源極隨耦器910與光電二極體904及轉移閘906。因此，各隔離沈積物914及916具有約0.05 um至約0.30 um之一深度，例如約0.10 um至約0.20 um之一深度，例如約0.15 um之一深度。在一些實施例中，各隔離沈積物914及916係一淺溝渠隔離(STI)沈積物，例如，係由諸如氧化物之一介電材料形成。在一些實施例中，兩個隔離沈積物914及916填充對應外溝渠結構922及928一直至非平面結構912之頂部部分934。在圖9之代表性實施例中，隔離沈積物914鄰近光電二極體904。
閘極隔離層918分離非平面結構912與閘極920，且可由諸如氧化物或高k材料之一介電材料形成，例如，具有大於約3.9之一介電常數之一材料(例如Al2 O3 或HfO2 )。在一些實施例中，閘極隔離層918具有約0.001 um至約0.01 um之一均勻厚度。在一些實施例中，閘極隔離層918例如由於晶體定向而在通道寬度平面936中具有一非均勻厚度。在一些實施例中，在閘極隔離層918與非平面結構912之底部部分930及/或頂部部分934介接之情況中閘極隔離層918具有一更大厚度，且在閘極隔離層918與側壁部分932介接之情況中閘極隔離層918具有一相對較小厚度(例如厚度小約.0005 um至約0.002 um)。在一些實施例中，閘極隔離層918沿著非平面結構912之兩個底部部分930具有一第一厚度、沿著頂部部分934具有一第二厚度、且沿著兩個側壁部分932具有一第三厚度；該第一厚度及該第二厚度大於該第三厚度(例如，厚約.0005 um至約0.002 um)。在一些實施例中，第一厚度及第二厚度各自在約0.001 um與約0.01 um之間。為了防止誘發氧化物電荷或陷阱，在一些實施例中，閘極隔離層918不具有任一彎曲及/或波狀外形之表面(例如，在通道寬度平面936中不具有一波狀外形輪廓)。閘極隔離層經形成於半導體基板之非平面結構912之一第一側表面上，且沿著非平面結構912之第一側表面延伸於第一隔離沈積物914與第二隔離沈積物916之間。
閘極920包含兩個指部(例如垂直閘極電極或指部938)，其中各者經安置於(即，延伸至)一各自內溝渠結構924及926中。因此，閘極920之指部分離非平面結構912與隔離沈積物914及隔離沈積物916。各指部938之一個側與一隔離沈積物914或916介接，且另一側與閘極隔離層918介接。在一些實施例中，閘極920至少部分經安置於兩個隔離沈積物914及916上。換言之，閘極920包含安置於第一隔離沈積物914與第二隔離沈積物916之間之垂直閘極電極。各垂直閘極電極經安置以自一平面閘極部分延伸至半導體基板中且鄰近第一隔離沈積物914及第二隔離沈積物916之一者。
前述結構創建具有一電子(導電)通道之一非平面源極隨耦器，該通道具有如在通道寬度平面936中量測之一相對大有效通道寬度(例如至少約0.2 um)。在繪示之實施例中，有效通道寬度大於或等於非平面結構912之各側壁部分之一側壁高度H之和。因為圖9之電子通道包含非平面結構912之頂部部分934及兩個底部部分930，故有效通道寬度係約兩倍之底部寬度B加上兩倍之側壁高度H加上頂部寬度T (即，2B+2H + T)。在繪示之實施例中，有效通道寬度超過平面閘極寬度940。在一些實施例中，電子通道不包含至少一個底部部分930及/或頂部部分934 (例如，歸因於非平面結構912之摻雜部分)。由於前述特徵，在一些實施例，有效通道寬度比平面閘極寬度大至少約30%，例如，大出約30%、大出約60%、大出約70%、或大出約100%百分比。
圖10示意性地展示類似於像素900之一像素1000之另一實例之一代表性佈局之一橫截面。像素1000包含源極隨耦器1010，其類似於源極隨耦器910，惟下文如何描述除外。像素1000之佈局可與本文中描述之任一源極隨耦器、列選擇電晶體、或重設電晶體一起使用。
與源極隨耦器910相比，源極隨耦器1010具有一更大有效通道寬度(其他皆相等)，此歸因於其相對更深內溝渠結構。源極隨耦器1010包含溝渠結構1022、1024、1026、及1028。如同圖9，溝渠結構1022及1028係「外」溝渠結構，且溝渠結構1024及1026係「內」溝渠結構。各內溝渠結構1024及1026具有比其各自外溝渠結構1022及1028 (且相對於隔離沈積物1014及1016)相對更深之一深度。即，內溝渠結構1024比外溝渠結構1022及隔離沈積物1014更深；類似地，內溝渠結構1026比外溝渠結構1028及隔離沈積物1016更深。在一些實施例中，各內溝渠結構1024及1026比其各自外溝渠結構1022及1028深約0.01 um至約0.10 um，例如深約0.05 um。據此，閘極1020包含複數個指部(例如指部1038)，其中各者延伸至各自內溝渠結構1024及1026中至低於各自外溝渠結構1022及1028之一深度。
在一些實施例中，像素1000包含經定位於源極隨耦器1010下方以便防止電子自源極隨耦器1010洩漏至光電二極體1004之一隔離植入物(諸如下文關於圖11描述)。在一些實施例中，隔離植入物在半導體基板1002中經定位於內溝渠結構1024及/或1026下方。
由於此結構，非平面結構1012具有形成電子通道之部分之相對高側壁部分1032。出於此原因，源極隨耦器1010具有如在通道寬度平面1036中量測之且相對於閘極1020之平面寬度之一相對大有效通道寬度，同時維持良好效能且不會增加像素1000之實體寬度。
圖11示意性地展示惟下文描述之處除外類似於像素1000之一像素1100之又另一實例之一代表性佈局之一橫截面。像素1100包含一半導體基板1102、一光電二極體1104、將電荷自光電二極體1104轉移至一浮動擴散1108之一轉移閘1106、及一源極隨耦器1110。源極隨耦器1110惟明確描述之處除外實質上類似於源極隨耦器1010。
像素1100與像素1000之不同之處在於：轉移閘1106包含一垂直轉移閘1138，即，自轉移閘1106之一平面部分垂直延伸至半導體基板1102中之轉移閘1106之一部分，以將自深掩埋光電二極體1104光生之電子轉移至對應浮動擴散1108中。在一些實施例中，垂直轉移閘1138自半導體基板1102之前側至半導體基板1102中具有約0.03 um至約0.05 um之一深度。
像素1100與像素1000不同之處進一步在於：一隔離植入物(區域) 1140經定位於源極隨耦器1110下方以便防止電子自源極隨耦器1110洩漏至光電二極體1104。在一些實施例中，隔離植入物1140在半導體基板1102中經定位於內溝渠結構1124及1126下方。在一些實施例中(例如，在光電二極體1104係一N型之情況中)，隔離植入物1140係一P型(例如硼)植入物。在一些實施例中(例如，在光電二極體1104係一P型之情況中)，隔離植入物1140係一N型植入物。在一些實施例中，像素1100包含隔離植入物1140，但不包含垂直轉移閘1138。
再次，源極隨耦器1110由於各側壁部分之大側壁高度H而具有在通道寬度平面1136中量測之一相對大有效通道寬度。
圖12展示製造用於一影像感測器之例如圖9、圖10、及圖11中展示之源極隨耦器之一源極隨耦器之一代表性方法1200。用於下文之方法步驟中之具有與先前在本發明中引入之術語相似之命名之術語具有相似意義，惟明確指出之處除外。
步驟1202包含提供包含安置於一非平面結構之相對側上之複數個溝渠結構之一半導體基板(諸如上文描述)。參考上文圖9至圖11，此等溝渠結構類似於「外」溝渠結構。在一些實施例中，步驟1202包含提供一半導體基板(例如一矽晶粒)、及在其中形成複數個溝渠結構(諸如藉由蝕刻半導體基板，如同圖8之步驟802及步驟804)。在一些實施例中，溝渠結構係平行的且在半導體基板之一縱向方向上具有一最長尺寸。在步驟1202，各溝渠結構具有約0.05 um至約0.20 um之一深度，例如約0.10 um至約0.20 um之一深度，例如約0.15 um之一深度。
步驟1204包含在形成在步驟1202中之半導體基板之各「外」溝渠結構中形成隔離沈積物。各隔離沈積物可實質上由一介電材料形成，此由在溝渠結構中沈積氧化物材料形成，如上文描述。因此，在步驟1204後，半導體基板之非平面結構將被一隔離沈積物限定於相對側上。在一些實施例中，各隔離沈積物係一淺溝渠隔離沈積物。通常，各隔離沈積物填充其對應溝渠結構，使得隔離沈積物延伸至半導體基板之非平面結構之一頂部部分。在一些實施例中，隔離沈積物經形成為淺溝渠隔離(STI)沈積物、或深溝渠隔離(DTI)沈積物。
步驟1206包含藉由自半導體基板之非平面結構移除材料在半導體基板中形成額外溝渠結構，以形成「內」溝渠結構，如上文關於圖9至圖11描述。即，步驟1206包含自非平面結構移除材料使得其在通道寬度平面中變得更窄。在一些實施例中，步驟1206包含將一遮罩施加至半導體基板、自非平面結構移除材料以形成半導體基板之各溝渠結構之一內部分，藉此曝露半導體基板中之兩個底部部分及兩個側壁部分、及移除遮罩。遮罩覆蓋非平面結構之一頂部部分，且包含使非平面結構之未覆蓋部分留定位於頂部部分(即，將不會被移除之部分)之相對側上之複數個開口。複數個開口(及其等之個別態樣，諸如長度)可藉由光微影或類似程序判定。遮罩之開口界定溝渠結構之兩個內部分之各者沿著源極隨耦器之通道長度方向之一長度及溝渠結構之兩個內部分之各者沿著源極隨耦器的通道寬度方向之一寬度。在一些實施例中，溝渠結構之兩個內部分之各者沿著源極隨耦器之通道長度方向之長度被界定為小於外部分之各者之長度。在一些實施例中，(例如，在圖10中所展示之一源極隨耦器形成期間)，步驟1206包含自非平面結移除材料一直至比在步驟1204中形成之隔離沈積物更深之一深度。在此類實施例中，各溝渠結構之內部分延伸至定位於彼溝渠結構之外部分中之隔離沈積物下方。在一些實施例中，步驟1206包含利用一蝕刻程序自非平面結構移除材料(例如，在非平面結構處該材料未被遮罩覆蓋)。在一些實施例中，步驟1206包含利用一選擇性蝕刻程序來自非平面結構(而非隔離沈積物)移除材料。
步驟1208包含在步驟1206之後，在靠近半導體基板之非平面結構之溝渠結構之側壁上形成一閘極隔離層。閘極隔離層可由一介電材料形成，如上文描述。在一些實施例中，閘極隔離層藉由一熱程序形成；在此類實施例中，閘極隔離層可僅形成於半導體基板之頂部上(例如，僅形成於前側表面上)。在一些實施例中，閘極隔離層藉由一沈積程序形成。閘極隔離層應連續覆蓋或環繞半導體基板之非平面結構及任一經曝露底部部分以避免短路。在一些實施例中，步驟1208包含形成閘極隔離層直至沿著半導體基板之複數個底部部分之一第一厚度、至沿著非平面結構之一頂部部分之一第二厚度、且至沿著非平面結構之複數個側壁部分之一第三厚度，其中該第一厚度及該第二厚度比該第三厚度厚(例如，厚約.0005 um至約0.002 um)。在一些實施例中，第一厚度及第二厚度各自在約0.001 um與約0.01 um之間。在一些實施例中，步驟1208包含形成閘極隔離層使得其不具有任一彎曲及/或波狀外形之表面(例如，在x-y平面中不具有一波狀外形輪廓)，以便防止誘發氧化物電荷或陷阱。
步驟1210包含在閘極隔離層上形成一閘極。在一些實施例中，一多晶矽及/或金屬閘極材料經沈積而填充溝渠之內部分且經沈積於閘極隔離層上以形成源極隨耦器之閘極。閘極材料經形成，使得其填充形成於在步驟1206期間形成之半導體基板中之溝渠結構之內部分，使得閘極材料分離非平面結構與其等之相對側上之隔離沈積物。在一些實施例中，閘極材料除了覆蓋非平面結構之複數個側壁部分及一頂部部分之外，亦覆蓋半導體基板之複數個底部部分。在一些實施例中，步驟1210包含移除閘極材料(例如，經由蝕刻或光微影)以形成一最終閘極結構。
在一些實施例中，前述方法包含以下額外步驟：將摻雜劑植入至半導體基板中(例如，在非平面結構在縱向方向上相對之端處)，以便形成源極隨耦器之一源極及一汲極。此步驟可在步驟1210之後執行。
在一些實施例中，前述方法包含以下額外植入步驟：在半導體基板內之源極隨耦器下方植入一隔離植入物植入以便防止電子自源極隨耦器洩漏。在一些實施例中，植入步驟包含在形成在步驟1206中之各溝渠結構之內部分下方中植入隔離植入物。在一些實施例中，隔離植入物係一P型(例如硼)植入物。在一些實施例中，隔離植入物係一N型植入物。
在另一態樣中，本發明提供一種製造一影像感測器之方法，且亦提供藉由此類方法製造之影像感測器。該方法包含利用上文描述之方法之任一者製造一源極隨耦器、及在半導體基板中形成一光電二極體區域(例如，在步驟1204與步驟1206之間)。在一些實施例中，該方法包含在影像感測器中形成一垂直轉移閘，即，形成自轉移閘之一平面部分垂直延伸至半導體基板中至0.03 um至約0.05 um之一深度以將電子自光電二極體區域轉移至一浮動擴散之轉移閘之一部分。
本發明所繪示之實例之上文描述，包含發明摘要中所描述之內容，不意欲為詳盡的或將本發明限制為所揭示之精確形式。雖然本文出於繪示性目的描述了本發明之具體實例，然熟習此項技術者應認識到，各種等效修改可能在本發明之範疇圍內。
鑒於上文詳細描述，可對本發明做出此等修改。隨附發明申請專利範圍中所使用之術語不應被解釋為將本發明限制於說明書中揭示之具體實例。實情係，本發明之範疇將完全由隨附發明申請專利範圍判定，該發明申請專利範圍應根據所建立之發明申請專利範圍解釋之公認原則來解釋。
100:影像感測器 102:像素陣列 104:讀出電路系統 106:功能邏輯 108:控制電路系統 202:光電二極體 204:轉移電晶體 206:浮動擴散 208:重設電晶體 210:源極隨耦器 212:列選擇電晶體 214:閘極 220:裝置電晶體區 222:溝渠結構 224:垂直轉移閘 300:電晶體 302:半導體基板 304:隔離層 306:閘極 308:非平面結構 310:側壁部分 312:側壁部分 314:頂部部分 316:底部部分 318:底部部分 320:平面通道寬度 322:通道寬度平面 400:源極隨耦器 402:半導體基板 404:隔離層 406:閘極 408:外基板溝渠結構 410:中心基板溝渠結構 412:外基板溝渠結構 414:非平面結構 416:非平面結構 418:平面閘極寬度 420:隔離層溝渠結構 422:隔離層溝渠結構 424:隔離層溝渠結構 426:通道寬度平面 428:指部 430:指部 432:指部 434:隔離沈積物 436:隔離沈積物 438:側壁部分 440:側壁部分 442:側壁部分 444:側壁部分 446:頂部部分 448:頂部部分 450:內部分 452:外部分 454:底部部分 456:底部部分 458:底部部分 500:源極隨耦器 502:半導體基板 504:隔離層 506:閘極 508:外基板溝渠結構 510:中心基板溝渠結構 512:外基板溝渠結構 514:非平面結構 516:非平面結構 518:基板溝渠結構 520:基板溝渠結構 522:基板溝渠結構 524:隔離層溝渠結構 526:隔離層溝渠結構 528:隔離層溝渠結構 530:肩部 532:通道寬度平面 534:指部 536:指部 538:指部 540:外部分 542:內部分 544:側壁部分 546:側壁部分 548:側壁部分 550:側壁部分 552:頂部部分 554:頂部部分 556:平面通道寬度 600:像素 602:轉移閘 604:浮動擴散 606:源極隨耦器 608:半導體基板 610:第一植入物區域 612:第二植入物區域 614:第三植入物區域 616:第四植入物區域 700:像素 702:轉移閘 704:浮動擴散 706:源極隨耦器 708:半導體基板 710:垂直閘極電極 712:第二植入物區域 714:第三植入物區域 716:第四植入物區域 718:垂直閘極電極 720:垂直轉移閘 800:方法 802:步驟 804:步驟 806:步驟 808:步驟 810:步驟 812:步驟 814:步驟 900:像素 902:半導體基板 904:光電二極體 906:轉移閘 908:浮動擴散 910:源極隨耦器 912:非平面結構 914:隔離沈積物 916:隔離沈積物 918:閘極隔離層 920:閘極 922:溝渠結構 924:溝渠結構 926:溝渠結構 928:溝渠結構 930:底部部分 932:側壁部分 934:頂部部分 936:通道寬度平面 938:指部 940:平面閘極寬度 1000:像素 1002:半導體基板 1004:光電二極體 1010:源極隨耦器 1012:非平面結構 1014:隔離沈積物 1016:隔離沈積物 1020:閘極 1022:溝渠結構 1024:溝渠結構 1026:溝渠結構 1028:溝渠結構 1032:側壁部分 1036:通道寬度平面 1038:指部 1100:像素 1102:半導體基板 1104:光電二極體 1106:轉移閘 1108:浮動擴散 1110:源極隨耦器 1124:內溝渠結構 1126:內溝渠結構 1136:通道寬度平面 1138:垂直轉移閘 1140:隔離植入物 1200:方法 1202:步驟 1204:步驟 1206:步驟 1208:步驟 1210:步驟 B:寬度 B':寬度 C1-Cx:行 H:側壁高度 P1-Pn:像素 PD1 -PD4 :光電二極體 R1-Ry:列 TX1 -TX4 :轉移電晶體
參考圖式描述本發明之非限制性及非窮盡性實施例，其中相似元件符號指代貫穿各種視圖之相似部件，除非另外指定。
圖1係繪示根據本發明之教示之一影像感測器之一實施例之一方塊圖。
圖2展示根據本發明之教示之一像素之一佈局之一實施例。
圖3展示一源極隨耦器電晶體之一實例之一橫截面。
圖4展示根據本發明之教示之一源極隨耦器電晶體之一個實例之一橫截面。
圖5展示根據本發明之教示之一源極隨耦器電晶體之另一實例之一橫截面。
圖6展示根據本發明之教示之一像素之一佈局之一實例之一橫截面。
圖7展示根據本發明之教示之一像素之另一佈局之一橫截面。
圖8展示根據本發明之教示之製造一源極隨耦器電晶體之一方法。
圖9展示根據本發明之教示之具有一源極隨耦器電晶體之一像素之另一實例之一橫截面。
圖10展示根據本發明之教示之具有一源極隨耦器電晶體之一像素之又另一實例之一橫截面。
圖11展示根據本發明之教示之具有一源極隨耦器電晶體之一像素之又另一實例之一橫截面。
圖12展示根據本發明之教示之製造一源極隨耦器電晶體之一方法。
400:源極隨耦器
402:半導體基板
404:隔離層
406:閘極
408:外基板溝渠結構
410:中心基板溝渠結構
412:外基板溝渠結構
414:非平面結構
416:非平面結構
418:平面閘極寬度
420:隔離層溝渠結構
422:隔離層溝渠結構
424:隔離層溝渠結構
426:通道寬度平面
428:指部
430:指部
432:指部
434:隔離沈積物
436:隔離沈積物
438:側壁部分
440:側壁部分
442:側壁部分
444:側壁部分
446:頂部部分
448:頂部部分
450:內部分
452:外部分
454:底部部分
456:底部部分
458:底部部分
B:寬度
B':寬度
H:側壁高度

Claims (24)

  1. 一種影像感測器，其包括： 一光電二極體，其安置於一半導體基板中；及 一電晶體，其可操作地耦合至該光電二極體，該電晶體包括： 三個基板溝渠結構，其等形成於該半導體基板中，該三個基板溝渠結構界定該半導體基板中在一縱向方向上延伸於該半導體基板中之該電晶體之一源極與汲極之間之兩個非平面結構，該兩個非平面結構之各者包括複數個側壁部分； 一隔離層，其在該半導體基板上及該等基板溝渠結構中安置成接近該兩個非平面結構，該隔離層包括形成於其中之三個隔離層溝渠結構，形成於該隔離層中之該三個隔離層溝渠結構之各者經安置於形成於該半導體基板中之該三個基板溝渠結構之一各自者中；及 一閘極，其安置於該隔離層上，該閘極包括三個指部，該三個指部之各者經安置於該三個隔離層溝渠結構之一各自者中， 其中該電晶體之一電子通道在垂直於該縱向方向之一通道寬度平面中沿著該兩個非平面結構之該複數個側壁部分延伸於該電晶體之該源極與該汲極之間。
  2. 如請求項1之影像感測器，其中該兩個非平面結構之各者包括一頂部部分，且該電晶體之該電子通道沿著該兩個非平面結構之各者之該頂部部分延伸於該通道寬度平面中。
  3. 如請求項2之影像感測器，其中該複數個側壁部分之各者具有一側壁高度H，各頂部部分具有一頂部寬度T，且該電晶體之該電子通道具有在該通道寬度平面中量測之至少4H+2T之一有效通道寬度。
  4. 如請求項3之影像感測器，其中該有效通道寬度超過該閘極之一平面閘極寬度。
  5. 如請求項1之影像感測器，其中該三個隔離層溝渠結構包括一中心隔離層溝渠結構及定位於該中心隔離層溝渠結構之相對側上之兩個外隔離層溝渠結構，該兩個外隔離層溝渠結構之各者由該隔離層之一外部分及該隔離層之一內部分限定，各外部分具有超過該內部分之一隔離層厚度之一隔離層厚度，其中至少一個外隔離層溝渠結構隔離該電晶體與該光電二極體之至少一部分。
  6. 如請求項5之影像感測器，其中該隔離層包括複數個隔離沈積物，且該兩個外隔離層溝渠結構之各者經形成於該等隔離沈積物之一各自者中。
  7. 如請求項5之影像感測器，其中限定該兩個外隔離層溝渠結構之各者之該隔離層之該外部分具有一波狀外形輪廓，且限定該兩個外隔離層溝渠結構之各者之該隔離層之該內部分具有一平面輪廓。
  8. 如請求項7之影像感測器，其中該兩個外隔離層溝渠結構之各者之該外部分形成在該兩個非平面結構上方延伸之一肩部。
  9. 如請求項7之影像感測器，其中該兩個外隔離層溝渠結構之各者之該內部分具有一第一深度，且該兩個外隔離層溝渠結構之各者之該外部分具有一第二深度，該第一深度介於該第二深度之1/3與2/3之間。
  10. 如請求項1之影像感測器，其中該三個隔離層溝渠結構之各者具有介於0.10 um與0.20 um之間之一深度。
  11. 如請求項10之影像感測器，其中該三個隔離層溝渠結構之各者之該深度係0.15 um。
  12. 如請求項1之影像感測器，其中該光電二極體進一步包括： 一第一植入物區域，其在該半導體基板中定位成接近一轉移閘； 一第二植入物區域，其在該半導體基板中定位成至少部分在該第一植入物區域下方且接近該第一植入物區域；及 一第三植入物區域，其在該半導體基板中定位成至少部分在該第二植入物區域下方且至少部分在該第一植入物區域下方。
  13. 如請求項1之影像感測器，其中該三個基板溝渠結構中之至少一者具有比該三個基板溝渠結構中之至少另一者之一第二深度更深之一第一深度。
  14. 如請求項13之影像感測器，其中該第一深度係約0.35 um。
  15. 如請求項14之影像感測器，其中該光電二極體包括： 一第一植入物區域，其在該半導體基板中定位成接近一轉移閘； 一第二植入物區域，其在該半導體基板中定位成至少部分在該第一植入物區域下方且接近該第一植入物區域且處於該第一深度；及 一第三植入物區域，其在該半導體基板中定位成至少部分在該第二植入物區域下方且至少部分在該第一植入物區域下方；其中回應於一入射光而光生之一電荷經累積於至少該第一植入物區域、該第二植入物區域及該第三植入物區域中。
  16. 如請求項1之影像感測器，其中該隔離層不具有任何彎曲或波狀外形之表面。
  17. 如請求項1之影像感測器，其中該電晶體係一源極隨耦器電晶體、一列選擇電晶體、或一重設電晶體之一者。
  18. 如請求項3之影像感測器，其中該電晶體之該電子通道包括安置於該閘極之該三個指部之一者下方之該半導體基板之一底部部分，其中該底部部分具有一底部寬度B，使得量測之該有效通道寬度係至少4H+2T+B。
  19. 一種製造用於一影像感測器之一電晶體之方法，其包括： 提供一半導體基板； 在該半導體基板中形成兩個外基板溝渠結構及一中心基板溝渠結構； 在該兩個外基板溝渠結構及該中心基板溝渠結構上形成一隔離層，該隔離層包括複數個隔離沈積物，各隔離沈積物經形成於在該半導體基板中形成之該兩個外基板溝渠結構之一者中； 在該隔離層中形成兩個外隔離層溝渠結構及一中心隔離層溝渠結構，使得該兩個外隔離層溝渠結構之各者經安置於該兩個外基板溝渠結構之一各自者中，且該中心隔離層溝渠結構經安置於該中心基板溝渠結構中；及 在該兩個外隔離層溝渠結構及該中心隔離層溝渠結構上形成該電晶體之一閘極。
  20. 如請求項19之方法， 其中形成該兩個外基板溝渠結構及該中心基板溝渠結構包括： 將一第一遮罩施加至該半導體基板，該第一遮罩界定將形成於該半導體基板中之該兩個外基板溝渠結構及該中心基板溝渠結構之一長度及一寬度； 基於該第一遮罩自該半導體基板移除材料以形成該兩個外基板溝渠結構及該中心基板溝渠結構；及 自該半導體基板移除該第一遮罩；且 其中形成該兩個外隔離層溝渠結構及該中心隔離層溝渠結構包括： 將一第二遮罩施加至該隔離層，該第二遮罩覆蓋該等隔離沈積物之各者之一外部分； 基於該第二遮罩自該隔離層移除材料，從而曝露該半導體基板之一部分； 自該隔離層移除該第二遮罩；及 在該半導體基板上形成一閘極隔離層；且 其中形成該閘極包括在該閘極隔離層上形成該閘極。
  21. 如請求項20之方法，其中形成該兩個外隔離層溝渠結構包括使用一濕蝕刻程序，使得該兩個外隔離層溝渠結構具有一波狀外形輪廓。
  22. 如請求項20之方法，其中自該隔離層移除材料包括自該等隔離沈積物移除材料一直至在該等隔離沈積物之一深度之1/3與2/3之間之一深度。
  23. 如請求項20之方法，其中形成該中心基板溝渠結構在與一轉移電晶體之一垂直轉移閘之一形成相同之一程序步驟中執行，其中該中心基板溝渠結構及該垂直轉移閘具有比該兩個外基板溝渠結構更深之一深度。
  24. 一種利用如請求項19之方法形成一影像感測器之方法，其包括：在該半導體基板中形成一光電二極體，其中該光電二極體之至少一部分經形成於該電晶體之該閘極下方。
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