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TW202105186A - 記憶體介面電路、記憶體儲存裝置及訊號產生方法 - Google Patents

記憶體介面電路、記憶體儲存裝置及訊號產生方法 Download PDF

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TW202105186A
TW202105186A TW108126253A TW108126253A TW202105186A TW 202105186 A TW202105186 A TW 202105186A TW 108126253 A TW108126253 A TW 108126253A TW 108126253 A TW108126253 A TW 108126253A TW 202105186 A TW202105186 A TW 202105186A
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Abstract

一種記憶體介面電路、記憶體儲存裝置及訊號產生方法。記憶體介面電路用於連接揮發性記憶體模組與記憶體控制器。記憶體介面電路包括時脈產生電路、第一介面電路及第二介面電路。時脈產生電路用以提供參考時脈訊號。第一介面電路用以基於參考時脈訊號的第一轉態點提供位址訊號至揮發性記憶體模組。第二介面電路用以基於參考時脈訊號的第二轉態點提供指令訊號至揮發性記憶體模組。第一轉態點為參考時脈訊號的上升緣與下降緣的其中之一。第二轉態點為參考時脈訊號的上升緣與下降緣的其中之另一。

Description

記憶體介面電路、記憶體儲存裝置及訊號產生方法
本發明是有關於一種記憶體介面技術，且特別是有關於一種記憶體介面電路、記憶體儲存裝置及訊號產生方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
大部分的記憶體儲存裝置都配置有非揮發性記憶體模組(例如動態隨機存取記憶體(DRAM))，以暫存資料及/或提高資料存取性能。記憶體儲存裝置中的記憶體控制器可發送指令訊號與位址訊號給非揮發性記憶體模組，以指示非揮發性記憶體模組存取儲存於某一記憶體位址的資料。例如，指令訊號與位址訊號可藉由不同的腳位而傳送至非揮發性記憶體模組。
一般來說，指令訊號與位址訊號都是根據同一個參考時脈來進行傳輸。例如，指令訊號與位址訊號可響應於參考時脈訊號的同一個上升緣(或下降緣)而同步進行轉態並且在下一個上升緣(或下降緣)而再次進行轉態，從而完成一個位元的傳輸。也就是說，指令訊號與位址訊號往往具有相同的傳輸周期。然而，這樣的傳輸機制對於訊號間的干擾是較為強烈的，訊號接收端及/或訊號發送端須具備較強的抗雜訊能力才能準確傳輸資料。
本發明提供一種記憶體介面電路、記憶體儲存裝置及訊號產生方法，可有效提高訊號傳輸效率。
本發明的範例實施例提供一種記憶體介面電路，其用於連接揮發性記憶體模組與記憶體控制器。所述記憶體介面電路包括時脈產生電路、第一介面電路及第二介面電路。所述時脈產生電路用以提供參考時脈訊號。所述第一介面電路耦接至所述記憶體控制器與所述時脈產生電路並且用以基於所述參考時脈訊號的第一轉態點提供位址訊號至所述揮發性記憶體模組。所述第二介面電路耦接至所述記憶體控制器與所述時脈產生電路並且用以基於所述參考時脈訊號的第二轉態點提供指令訊號至所述揮發性記憶體模組。所述第一轉態點為所述參考時脈訊號的上升緣與下降緣的其中之一。所述第二轉態點為所述參考時脈訊號的所述上升緣與所述下降緣的其中之另一。
在本發明的一範例實施例中，所述第一介面電路基於所述參考時脈訊號的所述第一轉態點提供所述位址訊號至所述揮發性記憶體模組的操作包括：基於所述第一轉態點取樣來自所述記憶體控制器的第一指示訊號以產生所述位址訊號，並且所述第二介面電路基於所述參考時脈訊號的所述第二轉態點提供所述指令訊號至所述揮發性記憶體模組的操作包括：基於所述第二轉態點取樣來自所述記憶體控制器的第二指示訊號以產生所述指令訊號。
在本發明的一範例實施例中，所述第一介面電路基於所述參考時脈訊號的所述第一轉態點提供所述位址訊號至所述揮發性記憶體模組的操作包括：基於第一參考時脈訊號取樣來自所述記憶體控制器的第一指示訊號以產生所述位址訊號，並且所述第二介面電路基於所述參考時脈訊號的所述第二轉態點提供所述指令訊號至所述揮發性記憶體模組的操作包括：基於第二參考時脈訊號取樣來自所述記憶體控制器的一第二指示訊號以產生所述指令訊號，其中所述第一參考時脈訊號與所述第二參考時脈訊號反相。
在本發明的一範例實施例中，所述第一介面電路與所述第二介面電路的至少其中之一包括第一取樣電路與多工器。所述第一取樣電路用以根據所述參考時脈訊號取樣來自所述記憶體控制器的指示訊號並產生第一輸出訊號。所述多工器耦接至所述第一取樣電路並且用以根據控制訊號輸出所述第一輸出訊號。
在本發明的一範例實施例中，所述第一介面電路與所述第二介面電路的所述至少其中之一更包括第二取樣電路。所述第二取樣電路耦接至所述第一取樣電路與所述多工器並且用以根據所述參考時脈訊號的反相訊號取樣來自所述記憶體控制器的所述指示訊號並產生第二輸出訊號，並且所述多工器更用以根據所述控制訊號輸出所述第二輸出訊號。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括揮發性記憶體模組與記憶體控制電路單元。所述記憶體控制電路單元耦接至所述揮發性記憶體模組。所述記憶體控制電路單元用以提供參考時脈訊號。所述記憶體控制電路單元更用以基於所述參考時脈訊號的第一轉態點提供位址訊號至所述揮發性記憶體模組。所述記憶體控制電路單元更用以基於所述參考時脈訊號的第二轉態點提供指令訊號至所述揮發性記憶體模組。所述第一轉態點為所述參考時脈訊號的上升緣與下降緣的其中之一。所述第二轉態點為所述參考時脈訊號的所述上升緣與所述下降緣的其中之另一。
在本發明的一範例實施例中，所述記憶體控制電路單元基於所述參考時脈訊號的所述第一轉態點提供所述位址訊號至所述揮發性記憶體模組的操作包括：基於所述第一轉態點取樣來自記憶體控制器的第一指示訊號以產生所述位址訊號，並且所述記憶體控制電路單元基於所述參考時脈訊號的所述第二轉態點提供所述指令訊號至所述揮發性記憶體模組的操作包括：基於所述第二轉態點取樣來自所述記憶體控制器的第二指示訊號以產生所述指令訊號。
在本發明的一範例實施例中，所述記憶體控制電路單元基於所述參考時脈訊號的所述第一轉態點提供所述位址訊號至所述揮發性記憶體模組的操作包括：基於第一參考時脈訊號取樣來自記憶體控制器的第一指示訊號以產生所述位址訊號，並且所述記憶體控制電路單元基於所述參考時脈訊號的所述第二轉態點提供所述指令訊號至所述揮發性記憶體模組的操作包括：基於第二參考時脈訊號取樣來自所述記憶體控制器的第二指示訊號以產生所述指令訊號。所述第一參考時脈訊號與所述第二參考時脈訊號反相。
在本發明的一範例實施例中，所述記憶體控制電路單元包括第一取樣電路與多工器。所述第一取樣電路用以根據所述參考時脈訊號取樣來自記憶體控制器的指示訊號並產生第一輸出訊號。所述多工器耦接至所述第一取樣電路並且用以根據控制訊號輸出所述第一輸出訊號。
在本發明的一範例實施例中，所述記憶體控制電路單元更包括第二取樣電路。所述第二取樣電路耦接至所述第一取樣電路與所述多工器並且用以根據所述參考時脈訊號的反相訊號取樣來自所述記憶體控制器的所述指示訊號並產生第二輸出訊號，並且所述多工器更用以根據所述控制訊號輸出所述第二輸出訊號。
本發明的範例實施例另提供一種訊號產生方法，其用於記憶體控制電路單元以與揮發性記憶體模組進行通訊，且所述訊號產生方法包括：提供參考時脈訊號；基於所述參考時脈訊號的第一轉態點提供位址訊號至所述揮發性記憶體模組；以及基於所述參考時脈訊號的第二轉態點提供指令訊號至所述揮發性記憶體模組。所述第一轉態點為所述參考時脈訊號的上升緣與下降緣的其中之一。所述第二轉態點為所述參考時脈訊號的所述上升緣與所述下降緣的其中之另一。
在本發明的一範例實施例中，所述位址訊號的傳輸周期大於所述指令訊號的傳輸周期。
在本發明的一範例實施例中，基於所述參考時脈訊號的所述第一轉態點提供所述位址訊號至所述揮發性記憶體模組的步驟包括：基於所述第一轉態點取樣來自記憶體控制器的第一指示訊號以產生所述位址訊號，並且基於所述參考時脈訊號的所述第二轉態點提供所述指令訊號至所述揮發性記憶體模組的步驟包括：基於所述第二轉態點取樣來自所述記憶體控制器的第二指示訊號以產生所述指令訊號。
在本發明的一範例實施例中，基於所述參考時脈訊號的所述第一轉態點提供所述位址訊號至所述揮發性記憶體模組的步驟包括：基於第一參考時脈訊號取樣來自記憶體控制器的第一指示訊號以產生所述位址訊號，並且基於所述參考時脈訊號的所述第二轉態點提供所述指令訊號至所述揮發性記憶體模組的步驟包括：基於第二參考時脈訊號取樣來自所述記憶體控制器的第二指示訊號以產生所述指令訊號。所述第一參考時脈訊號與所述第二參考時脈訊號反相。
本發明的範例實施例另提供一種記憶體介面電路，用於連接揮發性記憶體模組與記憶體控制器。所述記憶體介面電路包括第一介面電路與第二介面電路。所述第一介面電路耦接至所述記憶體控制器並且用以提供位址訊號至所述揮發性記憶體模組。所述第二介面電路耦接至所述記憶體控制器並且用以提供指令訊號至所述揮發性記憶體模組。所述位址訊號的傳輸周期大於所述指令訊號的傳輸周期。
本發明的範例實施例另提供一種記憶體儲存裝置，包括揮發性記憶體模組與記憶體控制電路單元。所述記憶體控制電路單元耦接至所述揮發性記憶體模組。所述記憶體控制電路單元用以提供位址訊號與指令訊號至所述揮發性記憶體模組，並且所述位址訊號的傳輸周期大於所述指令訊號的傳輸周期。
本發明的範例實施例另提供一種訊號產生方法，其用於記憶體控制電路單元以與揮發性記憶體模組進行通訊。所述訊號產生方法包括：提供位址訊號與指令訊號至所述揮發性記憶體模組，其中所述位址訊號的傳輸周期大於所述指令訊號的傳輸周期。
基於上述，在部分範例實施例中，指令訊號與位址訊號可分別基於參考時脈訊號的上升緣與下降緣(或下降緣與上升緣)而被提供至揮發性記憶體模組，及/或在部分範例實施例中，提供至揮發性記憶體模組的指令訊號與位址訊號可具有不同的傳輸周期。藉此，可有效提高記憶體介面電路與揮發性記憶體模組之間的訊號傳輸效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖1，記憶體儲存裝置10包括記憶體控制電路單元11與揮發性記憶體模組12。記憶體控制電路單元11與揮發性記憶體模組12可被安裝於記憶體儲存裝置10中的一或多個電路板上。記憶體控制電路單元11支援對於揮發性記憶體模組12的單獨及/或平行資料存取操作。
在一範例實施例中，記憶體控制電路單元11被視為揮發性記憶體模組12的控制晶片，而揮發性記憶體模組12可被視為記憶體控制電路單元11的快取(cache)記憶體或緩衝(buffer)記憶體。例如，揮發性記憶體模組12可包括第一代雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory, DDR SDRAM)、第二代雙倍資料率同步動態隨機存取記憶體(DDR 2 SDRAM)、第三代雙倍資料率同步動態隨機存取記憶體(DDR 3 SDRAM)或第四代雙倍資料率同步動態隨機存取記憶體(DDR 4 SDRAM)等各種類型的揮發性記憶體模組。
記憶體控制電路單元11包括處理器核心111、記憶體控制器112及記憶體介面電路113。記憶體控制器112耦接至處理器核心111與記憶體介面電路113。處理器核心111用於控制記憶體控制電路單元11或記憶體儲存裝置10的整體運作。例如，處理器核心111可以包括單核心或多核心的中央處理器(Central Processing Unit, CPU)或微處理器等處理晶片。
記憶體控制器112作為處理器核心111與揮發性記憶體模組12之間的溝通橋梁並專用於控制揮發性記憶體模組12。在本範例實施例中，記憶體控制器112亦稱為動態隨機存取記憶體控制器(DRAM controller)。
記憶體介面電路113用以將記憶體控制器112(或記憶體控制電路單元11)連接至揮發性記憶體模組12。當處理器核心111欲從揮發性記憶體模組12中讀取資料或儲存資料至揮發性記憶體模組12中時，記憶體控制器112可經由記憶體介面電路113發送控制指令給揮發性記憶體模組12。當揮發性記憶體模組12接收到控制指令時，揮發性記憶體模組12可儲存對應於此控制指令的寫入資料或者經由記憶體介面電路113回傳對應於此控制指令的讀取資料給記憶體控制器112。
記憶體控制器112可經由記憶體介面電路113發送訊號(亦稱為位址訊號)ADD與訊號(亦稱為指令訊號)CMD至揮發性記憶體模組12。指令訊號CMD用以指示揮發性記憶體模組12執行資料讀取、資料寫入或資料刪除。位址訊號ADD用以指示記憶體位址。根據指令訊號CMD與位址訊號ADD，揮發性記憶體模組12可對位址訊號ADD所指示的記憶體位址執行指令訊號CMD所指示的資料讀取、資料寫入或資料刪除等操作。
記憶體介面電路113包括參考時脈產生電路101、介面電路102、介面電路(亦稱為第一介面電路)103(1)及介面電路(亦稱為第二介面電路)103(2)。參考時脈產生電路101耦接至介面電路102、103(1)及103(2)。參考時脈產生電路101用以產生訊號(亦稱為參考時脈訊號)ICK。例如，參考時脈產生電路101可包括石英振盪器、陶瓷振盪器或阻容振盪器等等，本發明不限制參考時脈產生電路101所採用之震盪器的類型。參考時脈產生電路101可將參考時脈訊號ICK提供至介面電路102、103(1)及103(2)。介面電路102可接收參考時脈訊號ICK並將訊號(亦稱為時脈訊號)CK提供至揮發性記憶體模組12。例如，參考時脈訊號ICK的頻率可相同於時脈訊號CK的頻率。藉此，揮發性記憶體模組12可根據時脈訊號CK來解析指令訊號CMD與位址訊號ADD。
介面電路103(1)耦接至記憶體控制器112與參考時脈產生電路101。介面電路103(1)可接收參考時脈訊號ICK並基於參考時脈訊號ICK的某一轉態點(亦稱為第一轉態點)提供位址訊號ADD至揮發性記憶體模組12。例如，第一轉態點可為參考時脈訊號ICK的上升緣與下降緣的其中之一。介面電路103(2)也耦接至記憶體控制器112與參考時脈產生電路101。介面電路103(2)可接收參考時脈訊號ICK並基於參考時脈訊號ICK的另一轉態點(亦稱為第二轉態點)提供指令訊號CMD至揮發性記憶體模組12。例如，第二轉態點可為參考時脈訊號ICK的上升緣與下降緣的其中之另一。
換言之，若第一轉態點為參考時脈訊號ICK的上升緣，則第二轉態點為參考時脈訊號ICK的下降緣。或者，若第一轉態點為參考時脈訊號ICK的下降緣，則第二轉態點為參考時脈訊號ICK的上升緣。
須注意的是，圖1的介面電路103(1)與103(2)僅為範例。在另一範例實施例中，介面電路103(1)的數目以及介面電路103(2)的數目皆可以是更多。例如，在一範例實施例中，介面電路103(1)的數目可以是17個，而介面電路103(2)的數目可以是5個。藉此，記憶體介面電路113可藉由17個腳位同步傳送位址訊號ADD並藉由5個腳位同步傳送指令訊號CMD。
圖2是根據本發明的一範例實施例所繪示的時脈訊號、位址訊號及指令訊號的示意圖。請參照圖2，在轉態點P(1)，響應於時脈訊號CK的上升緣，位址訊號ADD發生轉態(例如被拉升)以傳遞位址資訊。接著，在轉態點P(2)，響應於時脈訊號CK的下降緣，指令訊號CMD發生轉態(例如被拉升)以傳遞指令資料。接著，在轉態點P(3)，響應於時脈訊號CK的下降緣，指令訊號CMD再次發生轉態(例如被拉低)以結束指令資料之傳輸。接著，在轉態點P(4)，響應於時脈訊號CK的上升緣，位址訊號ADD再次發生轉態(例如被拉低)以結束位址資訊之傳輸。
在一範例實施例中，轉態點P(2)與P(3)之間的指令訊號CMD之波形可視為指令訊號CMD的眼圖(以斜線標記)。圖1的揮發性記憶體模組12可於轉態點P(2)與P(3)之間對指令訊號CMD進行取樣，以獲取相應的指令資料。此外，指令訊號CMD的眼圖之寬度可視為指令訊號CMD的傳輸周期W(1)。
在一範例實施例中，轉態點P(1)與P(4)之間的位址訊號ADD之波形可視為位址訊號ADD的眼圖(以斜線標記)。圖1的揮發性記憶體模組12可於轉態點P(1)與P(4)之間對位址訊號ADD進行取樣，以獲取相應的位址資訊。此外，位址訊號ADD的眼圖之寬度可視為位址訊號ADD的傳輸周期W(2)。
在一範例實施例中，位址訊號ADD的傳輸周期W(2)大於指令訊號CMD的傳輸周期(1)。以圖2為例，位址訊號ADD的傳輸周期W(2)可為指令訊號CMD的傳輸周期W(1)的兩倍。以圖2為例，傳輸周期W(2)可對應時脈訊號CK的一個時脈周期，而傳輸周期W(1)可對應時脈訊號CK的兩個時脈周期。須注意的是，實務上訊號的傳輸周期還會受到雜訊影響，故傳輸周期W(1)與W(2)皆可以是更寬或更窄，本發明不加以限制。例如，在另一範例實施例中，傳輸周期W(2)可為傳輸周期W(1)的三倍或四倍等。
須注意的是，在一範例實施例中，位址訊號ADD的傳輸周期W(2)大於指令訊號CMD的傳輸周期(1)是由介面電路103(1)與103(2)刻意控制，而非是基於雜訊而產生的傳輸周期差異。因此，圖1的揮發性記憶體模組12將有更高的容忍度來分析位址訊號ADD以獲得相應的位址資訊。在對指令訊號CMD進行取樣以獲取相應的指令資料後，揮發性記憶體模組12可隨即針對位址訊號ADD所指示的記憶體位址進行資料存取。
請回到圖1，在一範例實施例中，介面電路103(1)可從記憶體控制器112接收訊號(亦稱為第一指示訊號)CA(1)，且介面電路103(2)可從記憶體控制器112接收訊號(亦稱為第二指示訊號)CA(2)。第一指示訊號CA(1)可帶有位址資訊。介面電路103(1)可基於第一轉態點取樣第一指示訊號CA(1)以產生位址訊號ADD。第二指示訊號CA(2)可帶有指令資料。介面電路103(2)可基於第二轉態點取樣第二指示訊號CA(2)以產生指令訊號CMD。藉此，所產生的位址訊號ADD與指令訊號CMD可具有相同或相似於圖2所示的訊號波形。
在一範例實施例中，介面電路103(1)可基於某一參考時脈訊號(亦稱為第一參考時脈訊號)取樣第一指示訊號CA(1)以產生位址訊號ADD。介面電路103(1)可基於另一參考時脈訊號(亦稱為第二參考時脈訊號)取樣第二指示訊號CA(2)以產生位址訊號ADD。第一參考時脈訊號與第二參考時脈訊號反相。亦即，第一參考時脈訊號的相位與第二參考時脈訊號的相位相差90度。第一參考時脈訊號與第二參考時脈訊號皆可根據參考時脈訊號ICK而獲得。例如，若第一參考時脈訊號的相位與參考時脈訊號ICK的相位相同，則第二參考時脈訊號的相位與參考時脈訊號ICK的相位相反。或者，若第二參考時脈訊號的相位與參考時脈訊號ICK的相位相同，則第一參考時脈訊號的相位與參考時脈訊號ICK的相位相反。藉此，介面電路103(1)與103(2)可分別產生位址訊號ADD與指令訊號CMD。
圖3是根據本發明的一範例實施例所繪示的介面電路的示意圖。請參照圖1與圖3，標號i可為1或2。若i為1，則介面電路103(i)可表示介面電路103(1)。或者，若i為2，則介面電路103(i)可表示介面電路103(2)。
介面電路103(i)可包括取樣電路(亦稱為第一取樣電路)31、取樣電路(亦稱為第二取樣電路)32及多工器33。在本範例實施例中，取樣電路31與32皆以正反器做為範例。然而，在另一範例實施例中，取樣電路31與32還可包含其他類型的取樣電路，本發明不加以限制。
取樣電路31可接收指示訊號CA(i)與參考時脈訊號ICK。指示訊號CA(i)可以是圖1的指示訊號CA(1)或CA(2)。取樣電路31可根據參考時脈訊號ICK(例如參考時脈訊號ICK的上升緣)來取樣指示訊號CA(i)並產生輸出訊號(亦稱為第一輸出訊號)S1。輸出訊號S1可被提供至多工器33的一個輸入端。
介面電路103(i)還可包括反向元件301。反向元件301可接收參考時脈訊號ICK並產生參考時脈訊號ICK的反相訊號ICK’。例如，反相訊號ICK’的相位與參考時脈訊號ICK的相位相差90度。取樣電路32可接收輸出訊號S1與反向訊號ICK’。取樣電路32可根據反相訊號ICK’(例如反相訊號ICK’的上升緣)來取樣指示訊號CA(i)(或輸出訊號S1)並產生輸出訊號(亦稱為第二輸出訊號)S2。輸出訊號S2可被提供至多工器33的另一個輸入端。
多工器33可從記憶體控制器112接收控制訊號CS(i)。控制訊號CS(i)可為圖1的控制訊號CS(1)或CS(2)。多工器33可根據控制訊號CS(i)選擇性地輸出輸出訊號S1或S2作為位址訊號ADD或指令訊號CMD。例如，若指示訊號CA(i)帶有位址資訊，則訊號S1或S2可被輸出作為位址訊號ADD。或者，若指示訊號CA(i)帶有指令資料，則訊號S1或S2可被輸出作為指令訊號CMD。
圖4是根據本發明的一範例實施例所繪示的介面電路產生位址訊號的示意圖。請參照圖4，假設指示訊號CA(1)帶有位址資訊。取樣電路31可根據參考時脈訊號ICK(例如參考時脈訊號ICK的上升緣)來取樣指示訊號CA(1)並產生輸出訊號S(1)。多工器33可接收輸出訊號S(1)並根據控制訊號CS(1)將輸出訊號S(1)作為位址訊號ADD輸出。
圖5是根據本發明的一範例實施例所繪示的介面電路產生指令訊號的示意圖。請參照圖5，假設指示訊號CA(2)帶有指令資訊。取樣電路32可根據反相訊號ICK’(例如反相訊號ICK’的上升緣)來取樣指示訊號CA(2)(或輸出訊號S1)並產生輸出訊號S2。多工器33可接收輸出訊號S(2)並根據控制訊號CS(2)將輸出訊號S(2)作為指令訊號CMD輸出。
換言之，在圖4的範例實施例中，位址訊號ADD可基於參考時脈訊號ICK的第一轉態點(例如參考時脈訊號ICK的上升緣)而輸出。在圖5的範例實施例中，指令訊號CMD則可基於參考時脈訊號ICK的第二轉態點(例如參考時脈訊號ICK的下降緣)而輸出。揮發性記憶體模組12可根據同步接收到的指令訊號CMD與位址訊號ADD來執行資料存取操作。此外，在圖4與圖5的一些範例實施例中，參考時脈訊號ICK亦可視為第一參考時脈訊號，而反相訊號ICK’亦可視為第二參考時脈訊號。
須注意的是，在圖4與圖5的另一範例實施例中，控制訊號CS(1)亦可指示多工器33將輸出訊號S2作為位址訊號ADD輸出，及/或控制訊號CS(2)亦可指示多工器33將輸出訊號S1作為指令訊號CMD輸出，本發明不加以限制。
圖6是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖6，記憶體儲存裝置60例如是固態硬碟(Solid State Drive, SSD)等同時包含可複寫式非揮發性記憶體模組63與揮發性記憶體模組64的記憶體儲存裝置。記憶體儲存裝置60可以與一主機系統一起使用，而主機系統可將資料寫入至記憶體儲存裝置60或從記憶體儲存裝置60中讀取資料。例如，所提及的主機系統為可實質地與記憶體儲存裝置60配合以儲存資料的任意系統，例如，桌上型電腦、筆記型電腦、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等。
記憶體儲存裝置60包括連接介面單元61、記憶體控制電路單元62、可複寫式非揮發性記憶體模組63及揮發性記憶體模組64。連接介面單元61用於將記憶體儲存裝置30連接至主機系統。在一範例實施例中，連接介面單元61是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元61亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準或其他適合的標準。連接介面單元61可與記憶體控制電路單元62封裝在一個晶片中，或者連接介面單元61也可以是佈設於一包含記憶體控制電路單元62之晶片外。
記憶體控制電路單元62用以根據主機系統的指令在可複寫式非揮發性記憶體模組63中進行資料的寫入、讀取與抹除等運作。記憶體控制電路單元62可包含圖1中的記憶體控制電路單元11，以控制揮發性記憶體模組64。
可複寫式非揮發性記憶體模組63是耦接至記憶體控制電路單元62並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組63可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Qual Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在一範例實施例中，記憶體控制電路單元62也具有與圖1之範例實施例所提及的記憶體控制電路單元11相同或相似的功能及/或電子電路結構，並且揮發性記憶體64相同或相似於圖1之範例實施例所提及的揮發性記憶體模組12。因此，關於記憶體控制電路單元62與揮發性記憶體模組64之說明請參照圖1與圖2之範例實施例，在此便不贅述。
值得一提的是，圖3至圖5所繪示的電子電路結構僅為部分範例實施例中記憶體介面電路113的示意圖，而非用以限定本發明。在部分未提及的應用中，更多的電子元件可以被加入至記憶體介面電路113中或替換部分電子元件，以提供額外、相同或相似的功能。此外，在部分未提及的應用中，記憶體介面電路113內部之電路布局及/或元件耦接關係也可以被適當地改變，以符合實務上的需求。
圖7是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。請參照圖7，在步驟S701中，提供參考時脈訊號。在步驟S702中，基於參考時脈訊號的第一轉態點提供位址訊號至揮發性記憶體模組。在步驟S703中，基於參考時脈訊號的第二轉態點提供指令訊號至揮發性記憶體模組。第一轉態點為參考時脈訊號的上升緣與下降緣的其中之一，而第二轉態點為參考時脈訊號的上升緣與下降緣的其中之另一。
圖8是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。請參照圖8，在步驟S801中，提供指令訊號至揮發性記憶體模組。在步驟S802中，提供位址訊號至揮發性記憶體模組，其中位址訊號的傳輸周期大於指令訊號的傳輸周期。
然而，圖7與圖8中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖7與圖8中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖7與圖8的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在部分範例實施例中，指令訊號與位址訊號可分別基於參考時脈訊號的上升緣與下降緣(或下降緣與上升緣)而被提供至揮發性記憶體模組。此外，在部分範例實施例中，提供至揮發性記憶體模組的指令訊號與位址訊號可具有不同的傳輸周期(亦稱為資料傳送周期)。例如，位址訊號的資料傳送周期可大於指令訊號的資料傳送周期。藉此，在一範例實施例中，即便未在記憶體介面電路或揮發性記憶體模組中設置額外的晶片內終結(ODT)電阻，位址訊號與指令訊號仍可以被準確分析，從而有效提高記憶體介面電路與揮發性記憶體模組之間的訊號傳輸效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、60:記憶體儲存裝置 11、62:記憶體控制電路單元 12、64:揮發性記憶體模組 111:處理器核心 112:記憶體控制器 113:記憶體介面電路 101:參考時脈產生電路 102、103(1)、103(2)、103(i):介面電路 ICK、CS(1)、CS(2)、CA(1)、CA(2)、CK、ADD、CMD、CA(i)、CS(i)、S1、S2、ICK’:訊號 P(1)~P(4):轉態點 W(1)、W(2):傳輸周期 31、32:取樣電路 33:多工器 61:連接介面單元 63:可複寫式非揮發性記憶體模組 S701:步驟(提供參考時脈訊號) S702:步驟(基於參考時脈訊號的第一轉態點提供位址訊號至揮發性記憶體模組) S703:步驟(基於參考時脈訊號的第二轉態點提供指令訊號至揮發性記憶體模組) S801:步驟(提供指令訊號至揮發性記憶體模組) S802:步驟(提供位址訊號至揮發性記憶體模組，其中位址訊號的傳輸周期大於指令訊號的傳輸周期)
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的時脈訊號、位址訊號及指令訊號的示意圖。 圖3是根據本發明的一範例實施例所繪示的介面電路的示意圖。 圖4是根據本發明的一範例實施例所繪示的介面電路產生位址訊號的示意圖。 圖5是根據本發明的一範例實施例所繪示的介面電路產生指令訊號的示意圖。 圖6是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖7是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。 圖8是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。
10:記憶體儲存裝置
11:記憶體控制電路單元
12:揮發性記憶體模組
111:處理器核心
112:記憶體控制器
113:記憶體介面電路
101:參考時脈產生電路
102、103(1)、103(2):介面電路
ICK、CS(1)、CS(2)、CA(1)、CA(2)、CK、ADD、CMD:訊號

Claims (29)

  1. 一種記憶體介面電路，用於連接一揮發性記憶體模組與一記憶體控制器，且該記憶體介面電路包括： 一時脈產生電路，用以提供一參考時脈訊號； 一第一介面電路，耦接至該記憶體控制器與該時脈產生電路並且用以基於該參考時脈訊號的一第一轉態點提供一位址訊號至該揮發性記憶體模組；以及 一第二介面電路，耦接至該記憶體控制器與該時脈產生電路並且用以基於該參考時脈訊號的一第二轉態點提供一指令訊號至該揮發性記憶體模組， 其中該第一轉態點為該參考時脈訊號的一上升緣與一下降緣的其中之一，並且該第二轉態點為該參考時脈訊號的該上升緣與該下降緣的其中之另一。
  2. 如申請專利範圍第1項所述的記憶體介面電路，其中該位址訊號的傳輸周期大於該指令訊號的傳輸周期。
  3. 如申請專利範圍第1項所述的記憶體介面電路，其中該第一介面電路基於該參考時脈訊號的該第一轉態點提供該位址訊號至該揮發性記憶體模組的操作包括： 基於該第一轉態點取樣來自該記憶體控制器的一第一指示訊號以產生該位址訊號，並且 該第二介面電路基於該參考時脈訊號的該第二轉態點提供該指令訊號至該揮發性記憶體模組的操作包括： 基於該第二轉態點取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號。
  4. 如申請專利範圍第1項所述的記憶體介面電路，其中該第一介面電路基於該參考時脈訊號的該第一轉態點提供該位址訊號至該揮發性記憶體模組的操作包括： 基於一第一參考時脈訊號取樣來自該記憶體控制器的一第一指示訊號以產生該位址訊號，並且 該第二介面電路基於該參考時脈訊號的該第二轉態點提供該指令訊號至該揮發性記憶體模組的操作包括： 基於一第二參考時脈訊號取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一參考時脈訊號與該第二參考時脈訊號反相。
  5. 如申請專利範圍第1項所述的記憶體介面電路，其中該第一介面電路與該第二介面電路的至少其中之一包括： 一第一取樣電路，用以根據該參考時脈訊號取樣來自該記憶體控制器的一指示訊號並產生一第一輸出訊號；以及 一多工器，耦接至該第一取樣電路並且用以根據一控制訊號輸出該第一輸出訊號。
  6. 如申請專利範圍第5項所述的記憶體介面電路，其中該第一介面電路與該第二介面電路的該至少其中之一更包括： 一第二取樣電路，耦接至該第一取樣電路與該多工器並且用以根據該參考時脈訊號的一反相訊號取樣來自該記憶體控制器的該指示訊號並產生一第二輸出訊號，並且 該多工器更用以根據該控制訊號輸出該第二輸出訊號。
  7. 一種記憶體儲存裝置，包括： 一揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該揮發性記憶體模組； 其中該記憶體控制電路單元用以提供一參考時脈訊號， 該記憶體控制電路單元更用以基於該參考時脈訊號的一第一轉態點提供一位址訊號至該揮發性記憶體模組， 該記憶體控制電路單元更用以基於該參考時脈訊號的一第二轉態點提供一指令訊號至該揮發性記憶體模組， 該第一轉態點為該參考時脈訊號的一上升緣與一下降緣的其中之一，並且該第二轉態點為該參考時脈訊號的該上升緣與該下降緣的其中之另一。
  8. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該位址訊號的傳輸周期大於該指令訊號的傳輸周期。
  9. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該記憶體控制電路單元基於該參考時脈訊號的該第一轉態點提供該位址訊號至該揮發性記憶體模組的操作包括： 基於該第一轉態點取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號，並且 該記憶體控制電路單元基於該參考時脈訊號的該第二轉態點提供該指令訊號至該揮發性記憶體模組的操作包括： 基於該第二轉態點取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號。
  10. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該記憶體控制電路單元基於該參考時脈訊號的該第一轉態點提供該位址訊號至該揮發性記憶體模組的操作包括： 基於一第一參考時脈訊號取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號，並且 該記憶體控制電路單元基於該參考時脈訊號的該第二轉態點提供該指令訊號至該揮發性記憶體模組的操作包括： 基於一第二參考時脈訊號取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一參考時脈訊號與該第二參考時脈訊號反相。
  11. 如申請專利範圍第7項所述的記憶體儲存裝置，其中該記憶體控制電路單元包括： 一第一取樣電路，用以根據該參考時脈訊號取樣來自一記憶體控制器的一指示訊號並產生一第一輸出訊號；以及 一多工器，耦接至該第一取樣電路並且用以根據一控制訊號輸出該第一輸出訊號。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元更包括： 一第二取樣電路，耦接至該第一取樣電路與該多工器並且用以根據該參考時脈訊號的一反相訊號取樣來自該記憶體控制器的該指示訊號並產生一第二輸出訊號，並且 該多工器更用以根據該控制訊號輸出該第二輸出訊號。
  13. 一種訊號產生方法，用於一記憶體控制電路單元以與一揮發性記憶體模組進行通訊，且該訊號產生方法包括： 提供一參考時脈訊號； 基於該參考時脈訊號的一第一轉態點提供一位址訊號至該揮發性記憶體模組；以及 基於該參考時脈訊號的一第二轉態點提供一指令訊號至該揮發性記憶體模組， 其中該第一轉態點為該參考時脈訊號的一上升緣與一下降緣的其中之一，並且該第二轉態點為該參考時脈訊號的該上升緣與該下降緣的其中之另一。
  14. 如申請專利範圍第13項所述的訊號產生方法，其中該位址訊號的傳輸周期大於該指令訊號的傳輸周期。
  15. 如申請專利範圍第13項所述的訊號產生方法，其中基於該參考時脈訊號的該第一轉態點提供該位址訊號至該揮發性記憶體模組的步驟包括： 基於該第一轉態點取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號，並且 基於該參考時脈訊號的該第二轉態點提供該指令訊號至該揮發性記憶體模組的步驟包括： 基於該第二轉態點取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號。
  16. 如申請專利範圍第13項所述的訊號產生方法，其中基於該參考時脈訊號的該第一轉態點提供該位址訊號至該揮發性記憶體模組的步驟包括： 基於一第一參考時脈訊號取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號，並且 基於該參考時脈訊號的該第二轉態點提供該指令訊號至該揮發性記憶體模組的步驟包括： 基於一第二參考時脈訊號取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一參考時脈訊號與該第二參考時脈訊號反相。
  17. 一種記憶體介面電路，用於連接一揮發性記憶體模組與一記憶體控制器，且該記憶體介面電路包括： 一第一介面電路，耦接至該記憶體控制器並且用以提供一位址訊號至該揮發性記憶體模組；以及 一第二介面電路，耦接至該記憶體控制器並且用以提供一指令訊號至該揮發性記憶體模組， 其中該位址訊號的傳輸周期大於該指令訊號的傳輸周期。
  18. 如申請專利範圍第17項所述的記憶體介面電路，其中該第一介面電路更用以： 基於一參考時脈訊號的一第一轉態點取樣來自該記憶體控制器的一第一指示訊號以產生該位址訊號，並且 該第二介面電路更用以： 基於該參考時脈訊號的一第二轉態點取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一轉態點為該參考時脈訊號的一上升緣與一下降緣的其中之一，並且該第二轉態點為該參考時脈訊號的該上升緣與該下降緣的其中之另一。
  19. 如申請專利範圍第17項所述的記憶體介面電路，其中該第一介面電路更用以： 基於一第一參考時脈訊號取樣來自該記憶體控制器的一第一指示訊號以產生該位址訊號，並且 該第二介面電路更用以： 基於一第二參考時脈訊號取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一參考時脈訊號與該第二參考時脈訊號反相。
  20. 如申請專利範圍第17項所述的記憶體介面電路，其中該第一介面電路與該第二介面電路的至少其中之一包括： 一第一取樣電路，用以根據一參考時脈訊號取樣來自該記憶體控制器的一指示訊號並產生一第一輸出訊號；以及 一多工器，耦接至該第一取樣電路並且用以根據一控制訊號輸出該第一輸出訊號。
  21. 如申請專利範圍第20項所述的記憶體介面電路，其中該第一介面電路與該第二介面電路的該至少其中之一更包括： 一第二取樣電路，耦接至該第一取樣電路與該多工器並且用以根據該參考時脈訊號的一反相訊號取樣來自該記憶體控制器的該指示訊號並產生一第二輸出訊號，並且 該多工器更用以根據該控制訊號輸出該第二輸出訊號。
  22. 一種記憶體儲存裝置，包括： 一揮發性記憶體模組；以及 一記憶體控制電路單元，耦接至該揮發性記憶體模組， 其中該記憶體控制電路單元用以提供一位址訊號與一指令訊號至該揮發性記憶體模組，並且 該位址訊號的傳輸周期大於該指令訊號的傳輸周期。
  23. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 基於一參考時脈訊號的一第一轉態點取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號，並且 基於該參考時脈訊號的一第二轉態點取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一轉態點為該參考時脈訊號的一上升緣與一下降緣的其中之一，並且該第二轉態點為該參考時脈訊號的該上升緣與該下降緣的其中之另一。
  24. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 基於一第一參考時脈訊號取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號，並且 基於一第二參考時脈訊號取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一參考時脈訊號與該第二參考時脈訊號反相。
  25. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該記憶體控制電路單元包括： 一第一取樣電路，用以根據一參考時脈訊號取樣來自一記憶體控制器的一指示訊號並產生一第一輸出訊號；以及 一多工器，耦接至該第一取樣電路並且用以根據一控制訊號輸出該第一輸出訊號。
  26. 如申請專利範圍第25項所述的記憶體儲存裝置，其中該記憶體控制電路單元更包括： 一第二取樣電路，耦接至該第一取樣電路與該多工器並且用以根據該參考時脈訊號的一反相訊號取樣來自該記憶體控制器的該指示訊號並產生一第二輸出訊號，並且 該多工器更用以根據該控制訊號輸出該第二輸出訊號。
  27. 一種訊號產生方法，用於一記憶體控制電路單元與一揮發性記憶體模組進行通訊，且該訊號產生方法包括： 提供一位址訊號與一指令訊號至該揮發性記憶體模組， 其中該位址訊號的傳輸周期大於該指令訊號的傳輸周期。
  28. 如申請專利範圍第27項所述的訊號產生方法，更包括： 基於一參考時脈訊號的一第一轉態點取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號；以及 基於該參考時脈訊號的一第二轉態點取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一轉態點為該參考時脈訊號的一上升緣與一下降緣的其中之一，並且該第二轉態點為該參考時脈訊號的該上升緣與該下降緣的其中之另一。
  29. 如申請專利範圍第27項所述的訊號產生方法，更包括： 基於一第一參考時脈訊號取樣來自一記憶體控制器的一第一指示訊號以產生該位址訊號；以及 基於一第二參考時脈訊號取樣來自該記憶體控制器的一第二指示訊號以產生該指令訊號， 其中該第一參考時脈訊號與該第二參考時脈訊號反相。
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