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TW202002112A - 半導體晶粒之製造方法 - Google Patents

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TW202002112A
TW202002112A TW108121128A TW108121128A TW202002112A TW 202002112 A TW202002112 A TW 202002112A TW 108121128 A TW108121128 A TW 108121128A TW 108121128 A TW108121128 A TW 108121128A TW 202002112 A TW202002112 A TW 202002112A
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TW
Taiwan
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passivation layer
layer
oxide
passivation
hardness
Prior art date
Application number
TW108121128A
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English (en)
Inventor
王韻婷
林奕安
張慶全
郭鉑漳
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

提供一種方法。形成下鈍化層於半導體基板之上之介電層上。然後，形成第一開口於下鈍化層內以露出介電層之一部分。接著，形成金屬墊於第一開口內。之後，形成第一氧化物系鈍化層於金屬墊之上。然後，形成第二氧化物系鈍化層於第一氧化物系鈍化層之上。第二氧化物系鈍化層具有硬度小於第一氧化物系鈍化層之硬度。

Description

半導體晶粒之製造方法
本揭露實施例關於一種半導體晶粒之製造方法。
半導體產業因在各種電子部件(例如電晶體、二極體、電阻器、電容器等等)之積體密度的持續提高已歷經快速的成長。大多數情況下，此積體密度的提高來自重覆縮減最小特徵尺寸(例如朝次20奈米節點縮小半導體製程節點)，這可讓更多的部件整合至給定面積內。隨著最近微型化、更快的速度、更大的頻寬、以及更低的能量消耗及延遲之需求已成長，對半導體晶粒之更小與更創新的封裝技術之需要已隨之增加。
利用封裝技術，可將具有電子部件之半導體晶粒電性連接至外部元件，例如印刷電路板(PCB)。在形成具有半導體晶粒與外部元件之封裝結構的封裝製程中，可進行多個沉積、蝕刻及加熱操作。在這樣的封裝製程中，基板翹曲是常見的問題，其通常是因為半導體晶粒內的各層具有不同的熱膨脹係數。因此需要處理此問題的解決方案。
依據本揭露之一方面，一種半導體晶粒之製造方法包含形成下鈍化層於半導體基板之上之介電層上；形成第一開口於下鈍化層內以露出介電層之一部分；形成金屬墊於第一開口內；形成第一氧化物系鈍化層於金屬墊之上；以及形成第二氧化物系鈍化層於第一氧化物系鈍化層之上，第二氧化物系鈍化層具有硬度小於第一氧化物系鈍化層之硬度。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132‧‧‧操作
200‧‧‧半導體晶粒
201‧‧‧半導體基板
202‧‧‧內層介電層
210‧‧‧下金屬化層
211‧‧‧第一金屬線
212‧‧‧上金屬化層
213‧‧‧第二金屬線
214‧‧‧介電層
215‧‧‧上金屬連接器
220‧‧‧第一鈍化層
221‧‧‧第一開口
230‧‧‧金屬層
231‧‧‧間隙
232‧‧‧金屬墊
234‧‧‧第一金屬墊
236‧‧‧第二金屬墊
240‧‧‧第二鈍化層
242‧‧‧第三鈍化層
244‧‧‧第四鈍化層
246‧‧‧第五鈍化層
248‧‧‧第二開口
250‧‧‧第一緩衝層
252‧‧‧第三開口
260‧‧‧後鈍化互連層
270‧‧‧第二緩衝層
272‧‧‧第四開口
280‧‧‧凸塊下冶金層
290‧‧‧焊球
300、320‧‧‧外部元件
301、321、323‧‧‧導電部件
310、410‧‧‧封裝結構
T1、T2‧‧‧厚度
本揭露之方面由以下參照所附圖式所做的詳細說明可得到最佳理解。需注意的是，依據業界標準實務，未按比例繪製多個特徵。事實上，多個特徵之尺寸可任意增加或減少以使討論清楚。
〔圖1A〕及〔圖1B〕為顯示依據本揭露一些實施例之一種控制封裝內翹曲之方法的流程圖。
〔圖2〕至〔圖16〕為顯示一種控制封裝內翹曲之方法之各階段的剖面圖。
〔圖17〕為依據本揭露一些實施例之一種封裝結構的剖面示意圖。
以下揭露提供許多不同的實施例或例子，以實施所提供標的不同的特徵。以下描述部件及配置的具體例子以簡明本揭露。當然，這些僅為例子而非用以作為限制。舉例來說，在下面說明中，第一特徵形成於第二特徵之上或上可包含第一特徵與第二特徵以直接接觸形成的實施例，亦可包含額外特徵可形成於第一及第二特徵之間的實施例，使得第一與第二特徵可非直接接觸。此外，本揭露可在多個例子中重覆參考符號及/或字母。此重覆是為了簡明的目的而非本質上規定在所討論之多個實施例及/或配置之間之關係。
空間相對的用語，除了圖式所描繪的定向之外，亦用以包含元件在使用或操作中之不同的定向。裝置可另外定向(旋轉90度或其他定向)，且在此使用的空間相對敘述可同樣地照此解釋。
藉由多個沉積、蝕刻及加熱操作可形成包含印刷電路板以及接合於印刷電路板之晶粒之封裝結構，其中這些操作中之一操作可為回焊操作，以將晶粒凸塊接合於印刷電路板上。在回焊操作中，封裝結構在不同溫度下受到多個熱處理。回焊操作中溫度的改變造成晶粒(基板)翹曲，特別是當將具有較大厚度及較大硬度之一或多個鈍化層形成於晶粒中以減少晶粒破裂的風險時。當封裝結構包含在雙面印刷電路板之相對側之二晶粒時，此種晶粒翹曲變得更差，這導致雙面板級可靠度(double-sided board level reliability，B2LR)的疑慮。舉例來說，在每一晶粒的二層中可能發生分層，其中，此二層可為在晶粒之電性連接結 構內之二金屬層。減少具有較大硬度之鈍化層的厚度可改善基板翹曲問題。然而，因為減少較硬之鈍化層的厚度亦減少晶粒的機械強度。若沒有足夠的機械強度，可能會發生晶粒破裂。
本揭露之實施例是針對提供半導體晶粒以及控制封裝內之翹曲之方法。在一些實施例中，將複數個具有不同硬度之鈍化層依序形成於晶粒之半導體基板之上。為形成此種鈍化層，使用具有不同沉積速率之不同的沉積操作，以形成密集封裝之鈍化層之至少一者與鬆散封裝之其他鈍化層。在一些實施例中，減少密集封裝(或具有較大硬度)之鈍化層之厚度，並且在密集封裝之鈍化層上額外形成鬆散封裝(或具有較小硬度)之鈍化層，如此可解決基板翹曲問題並且亦降低晶粒破裂風險。前述鈍化層形成具有足夠機械強度、較低熱應力及較高斷裂韌性之複合鈍化層。因此，可減少基板翹曲並改善封裝結構的可靠度。
圖1A及圖1B為顯示依據本揭露一些實施例之一種控制封裝內之翹曲之方法100的流程圖。圖2至圖16為顯示一種控制封裝內之翹曲之方法在各個階段的剖面圖。圖2繪示包含半導體基板201之初始結構。半導體基板201可為矽基板。替代地，半導體基板201可為絕緣層上矽(silicon on insulator)基板。半導體基板201可更包含多種電路(未顯示)。形成在半導體基板201上之電路可為適合於特定應用之任何型式的電路。
依據一些實施例，電路可包含多種n型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)及/或p型金屬氧化物半導體(PMOS)元件，例如電晶體、電容器、電阻器、二極體、光二極體、熔絲等等。電路可互連以執行一或多個功能。這些功能可包含記憶體結構、處理結構、感測器、放大器、配電、輸入/輸出電路或類似功能。應理解的是，提供上述例子僅提供為例示目的，以進一步解釋本揭露之應用，而未打算以任何方式限制本揭露。
內層介電層202形成於半導體基板201上。內層介電層202可例如由低介電常數(low-K)介電材料形成，低K介電材料例如為二氧化矽。內層介電層202可藉由本領域所知的任何合適方法來形成，例如旋轉、化學氣相沉積(CVD)及電漿增強化學氣相沉積(PECVD)。需注意的是，熟習此技藝者將認可內層介電層202可更包含複數個介電層。
下金屬化層210及上金屬化層212形成於內層介電層202之上。如圖2所示，下金屬化層210包含第一金屬線211。同樣的，上金屬化層212包含第二金屬線213。金屬線211與213由金屬材料形成，金屬材料例如銅或銅合金等等。金屬化層210與212可經由任何合適技術(例如沉積、鑲嵌等等)形成。一般而言，使用一或多個金屬間介電層及相關的金屬化層來將半導體基板201內之電路彼此互連，以形成功能電路並進一步提供外部電性連接。
需注意的是，雖然圖2顯示下金屬化層210與上金屬化層212，一或多個金屬間介電層(未顯示)及相關的金屬化層(未顯示)可形成於下金屬化層210與上金屬化層212之間。特別地，在下金屬化層210與上金屬化層212之間的那些層可藉由交替介電層(例如極低K介電材料)與導電材料層(例如銅)形成。
介電層214形成於上金屬化層212上。如圖2所示，上金屬連接器215嵌入介電層214內。特別地，上金屬連接器215提供導電通道給金屬線213及半導體元件之電性連接結構。上金屬連接器215可由金屬材料形成，金屬材料例如為銅、銅合金、鋁、銀、金及其任意組合。上金屬連接器215可藉由合適技術形成，例如化學氣相沉積。替代地，上金屬連接器215可藉由濺鍍、電鍍等等形成。
請參照圖1A及圖2。在操作102中，沉積第一鈍化層220於半導體基板201之上之介電層214上。在一些實施例中，第一鈍化層220包含材料，例如無摻雜矽玻璃(undoped silicate glass，USG)、氮化矽、二氧化矽或氮氧化矽。在一些實施例中，第一鈍化層220可藉由化學氣相沉積、旋轉塗佈、或其他合適技術來沉積。第一鈍化層220可保護金屬線211與213及上金屬連接器215。在一些實施例中，第一鈍化層220包含氮化層以及在氮化層上之氧化層。在這樣的實施例中，氮化層的厚度可在從約50nm到約100nm的範圍內。在這樣的實施例中，氧化層之厚度可在 從約200nm到約1000nm的範圍內。具有這些層的第一鈍化層220擁有較佳的電性絕緣特性並提供較佳的電性保護。
請參照圖1A與圖3。在操作104中，去除第一鈍化層220之一部分以形成第一開口221，並且介電層214與導電層(例如上金屬連接器215)經由第一開口221露出。在一些實施例中，第一鈍化層220之去除可藉由形成光阻層(未顯示)於第一鈍化層220之上、利用合適微影技術圖案化光阻層、接著藉由蝕刻操作來進行，以形成第一開口221。
請參照圖1A、圖3及圖4。在操作106中，沉積金屬層230於第一鈍化層220之上，使得金屬層230填充第一開口221。在一些實施例中，金屬層230的沉積可藉由物理氣相沉積、化學氣相沉積、濺鍍、電鍍或其他合適製程。在一些實施例中，金屬層230可包含鋁、鋁合金、銅、銅合金或其組合。舉例來說，金屬層230由鋁或鋁合金形成，因此可稱為鋁墊(aluminum pad)。
請參照圖1A、圖4及圖5。在操作108中，藉由光微影操作以及蝕刻操作圖案化金屬層230，藉以形成複數個金屬墊232。在一些實施例中，金屬墊232包含形成於介電層214之上之第一開口221內之第一金屬墊234，及形成於第一鈍化層220上之第二金屬墊236。在一些實施例中，第一金屬墊234電性接觸在下方的上金屬連接器215，以在下方的積體電路與其他外部元件(例如印刷電路板)之間提供電性連接。在一些實施例中，每一第二金屬墊236之高度可在從約1400nm到約2800nm之範圍內。具有此高度之第 二金屬墊236可以改善焊球與鈍化互連層之間的電性連接。在一些實施例中，在將金屬層230圖案化為金屬墊232之後，多個間隙231形成於二相鄰之第二金屬墊236之間。每一間隙231可依據封裝結構之設計而具有相同或不同的尺寸。
如上所述，然後，形成包含多個具有不同硬度之鈍化層之複合鈍化層以改善晶粒翹曲。以下參照顯示於圖6至圖9之形成複合鈍化層之中間階段的剖面圖，來敘述為形成複合鈍化層之圖1A及圖1B之操作110、112、114與116。每一鈍化層有其硬度及厚度，使得複合鈍化層具有低熱應力、高斷裂韌性及足夠的機械強度。除非特別另外說明以外，每一鈍化層的厚度可對應於在第二金屬墊236之上之鈍化層的厚度。
請參照圖1A及圖6。在操作110中，共形沉積第二鈍化層240於第一鈍化層220之上以覆蓋金屬墊232。在一些實施例中，利用具有沉積速率範圍從約10nm/s至約30nm/s的沉積操作形成具有第一硬度之第二鈍化層240。當沉積速率在此範圍內時，可使第二鈍化層240達到所要之硬度。舉例來說，第二鈍化層240之第一硬度可在從約8GPa到約12GPa之範圍內。假若第一硬度比約8GPa小，第二鈍化層240可能無法對下方的結構提供足夠的保護；然而，假若第一硬度比約12GPa大，可能會在二相鄰鈍化層之間發生分層。在一些實施例中，第二鈍化層240之厚度在從約50nm到約400nm之範圍內。當第二鈍化層240之厚度比約50nm 小，第二鈍化層240無法對其下方之結構提供足夠的保護，而在後續操作中(例如利用更高功率沉積其他鈍化層)造成電荷蓄積。電荷蓄積可能造成配置於半導體基板201內之電子部件之閥值電壓(Vt)或飽和電流(Isat)的改變。另一方面，當第二鈍化層240的厚度比約400nm大時，就有可能密封二相鄰第二金屬墊236之間之間隙231的頂部(亦即第二鈍化層240在二相鄰第二金屬墊236之頂部上的部分互相接觸)，這增加後續的間隙填充操作之挑戰。未填充之間隙(或空隙)可能減少半導體晶粒的機械強度。在一些實施例中第二鈍化層240由矽氧化物形成，矽氧化物例如無摻雜矽玻璃或二氧化矽。在一些進一步的實施例中，第二鈍化層240之減折模數(reduced modulus)可在從約68GPa到約102GPa的範圍內，並且具有在此範圍內之減折模數的第二鈍化層240可提供適當的應力。當第二鈍化層240之減折模數不在此範圍時，第二鈍化層240與其相鄰層(例如第一鈍化層220或後續形成於第二鈍化層上方的鈍化層)之間的黏著力可能會不符合要求。在其他實施例中，第二鈍化層240之熱膨脹係數(coefficient of thermal expansion，CTE)可在從約0.48(*10-6．℃-1)到約0.72(*10-6．℃-1)之範圍內，使得第二鈍化層240與其相鄰層(例如第一鈍化層220或後續形成於第二鈍化層上方的鈍化層)之間的黏著力可符合要求。
在一些實施例中，第二鈍化層240可由電漿增強化學氣相沉積形成之無摻雜矽玻璃所形成。在一些實施例中，利用矽烷[例如矽甲烷(SiH4)]及一氧化二氮作為前驅物 並在約300℃到約500℃之溫度下進行電漿增強化學氣相沉積。當溫度在約300℃到約500℃時，第二鈍化層240可具有期望的矽氧(Si/O)原子比值，藉以達到其後續應用之預定的折射率及消光係數，舉例來說，矽氧比值可在從約1到約4的範圍內。在此所使用的比值可指二值在相除之後的結果值。在另一實施例中，矽烷前驅物的流速在從約600sccm(standard cubic centimeter per minute)到約750sccm之範圍內。在一些實施例中，一氧化二氮的流速在從約12000sccm到約20000sccm之範圍內。前驅物的流速可影響沉積速率以及矽氧原子比值。當前驅物的流速受到控制時，例如硬度、折射率或消光係數之性質可獲得令人滿意的控制。
請參照圖1A與圖7。在操作112中，沉積第三鈍化層242於第二鈍化層240之上。第三鈍化層242相對較厚且緊實(亦即具有高硬度)，因此相對於例如第二鈍化層240，第三鈍化層242具有更大的機械強度。然而，當溫度變化時，因為第三鈍化層242比第二鈍化層240硬，因此第三鈍化層242承受較第二鈍化層240高的熱應力。舉例來說，當封裝溫度冷卻時，第三鈍化層242承受比第二鈍化層240高的壓縮應力，因而導致第三鈍化層242內的翹曲增加而無法通過雙面板級可靠度測試。
在一些實施例中，利用具沉積速率範圍從約5nm/s至約15nm/s之沉積操作形成具有第二硬度之第三鈍化層242。當沉積速率在此範圍內時，可使第三鈍化層242 達到期望硬度。舉例來說，第三鈍化層242之第二硬度可在從約10.4GPa到約15.6GPa的範圍內。假若第二硬度比約10.4GPa小，第三鈍化層242可能無法對下方的結構提供足夠的保護；然而，假若第二硬度比約15.6GPa大，可能會在二相鄰鈍化層之間發生分層。在一些實施例中，第三鈍化層242的厚度在從約500nm到約1800nm的範圍內。當第三鈍化層242的厚度比約500nm小時，所形成之半導體晶粒的機械強度可能不足。另一方面，當第三鈍化層242的厚度比約1800nm大時，第三鈍化層242的熱應力可能會在封裝中造成嚴重的翹曲(例如當封裝溫度在回焊製程中冷卻時)。在一些實施例中，第三鈍化層242之厚度與第二鈍化層240之厚度的比值在從約3到約6的範圍內。當比值在此範圍內時，可進一步減少翹曲，同時維持適當的機械強度。在一些實施例中，第三鈍化層242由矽氧化物形成，矽氧化物例如為無摻雜矽玻璃或二氧化矽。在一些進一步的實施例中，第三鈍化層242之減折模數可在從約70.4GPa到約105.6GPa的範圍內，具有在此範圍內之減折模數的第三鈍化層242可提供適當的應力。當第三鈍化層242之減折模數不在此範圍時，第三鈍化層242與其相鄰層(例如第二鈍化層240或後續形成於第三鈍化層上方的鈍化層)之間的黏著力可能會不符合要求。在其他實施例中，第三鈍化層242之熱膨脹係數可在從約0.4(*10-6．℃-1)到約0.6(*10-6．℃-1)之範圍內，使得第三鈍化層242與其相鄰層(例如第二鈍化層240或後續形成於第三鈍化層上方的鈍化層)之間的黏著力可符合要求。
在一些實施例中，第三鈍化層242可由高密度電漿化學氣相沉積(HDPCVD)形成之無摻雜矽玻璃所形成，由於高密度電漿化學氣相沉積可形成具有較利用電漿增強化學氣相沉積所形成之無摻雜矽玻璃膜高之硬度的無摻雜矽玻璃膜。高密度電漿化學氣相沉積同時進行沉積操作與蝕刻操作。可蝕刻形成於第二金屬墊236頂部之角落之上之較厚的第三鈍化層242，藉以防止二個第二金屬墊236之間之間隙的頂部被密封。此外，第三鈍化層242在每一第二金屬墊236之頂部之上以及在間隙231內的部分比第三鈍化層242在每一第二金屬墊236之側牆上的部分厚。在一些實施例中，利用矽烷(例如矽甲烷)及氧氣作為前驅物並在約200℃到約600℃之溫度下進行高密度電漿化學氣相沉積。當溫度在約200℃到約600℃時，第三鈍化層242可具有期望的矽氧(Si/O)原子比值，藉以達到其後續應用之預定的折射率及消光係數，舉例來說，矽氧比值可在從約1到約4的範圍內。在一些實施例中，高密度電漿化學氣相沉積之偏射頻功率(bias radio frequency power)可為約3500W到約7500W。在此偏射頻功率之下，可達到適當的沉積速率。在另一實施例中，矽烷前驅物的流速在從約20000sccm到約34000sccm之範圍內。在一些其他的實施例中，氧氣的流速在從約165sccm到約205sccm之範圍內。前驅物的流速可影響沉積速率以及矽氧原子比值。當前驅物的流速受到控制時，可適當的控制例如硬度、折射率或消光係數之性質。
請參照圖1A與圖8。在操作114中，共形沉積第四鈍化層244於第三鈍層242之上。第四鈍化層244較第三鈍化層242薄且具有較低的硬度。因此，當封裝溫度在回焊製程中冷卻時，第四鈍化層244承受比第三鈍層242低的熱應力。與僅僅減少第三鈍化層242之厚度來減少基板翹曲相比，第三鈍化層242與第四鈍化層244之組合具有除了減少基板翹曲以外之額外的優點，例如充足的機械強度。以下說明形成第四鈍化層244之製程參數。
在一些實施例中，利用具有沉積速率範圍從約10nm/s到約30nm/s之沉積操作形成具有第三硬度之第四鈍化層244。當沉積速率在此範圍內時，可使第四鈍化層244達到期望硬度。舉例來說，第四鈍化層244之第三硬度可在從約8GPa到約12GPa的範圍內。假若第三硬度比約8GPa小，第四鈍化層244可能無法對下方的結構提供足夠的保護；然而，假若第三硬度比約12GPa大，可能會在二相鄰鈍化層之間發生分層。在一些實施例中，第四鈍化層244的厚度在從約200nm到約800nm的範圍內。當第四鈍化層244的厚度比約200nm小時，半導體晶粒的機械強度不足。另一方面，當第四鈍化層244的厚度比約800nm大時，無法減少基板翹曲。在一些實施例中，第四鈍化層244的厚度可與第二鈍化層240的厚度相同。在一些其他實施例中，第四鈍化層244的厚度可大於第二鈍化層240的厚度。在一些實施例中，第三鈍化層242之厚度與第四鈍化層244之厚度的比值在從約1.5到約4的範圍內。當比值在此範圍內時，可進 一步改善基板翹曲同時維持適當的機械強度。在一些實施例中，第四鈍化層244由矽氧化物形成，矽氧化物例如為無摻雜矽玻璃或二氧化矽。在一些進一步的實施例中，第四鈍化層244之減折模數可在從約68GPa到約102GPa的範圍內，並且具有在此範圍內之減折模數的第四鈍化層244可提供適當的應力。當第四鈍化層244之減折模數不在此範圍時，第四鈍化層244與其相鄰層(例如第三鈍化層242或後續形成於第四鈍化層上方的鈍化層)之間的黏著力可能會不符合要求。在其他實施例中，第四鈍化層244之熱膨脹係數可在從約0.48(*10-6．℃-1)到約0.72(*10-6．℃-1)之範圍內，使得第四鈍化層244與其相鄰層(例如第三鈍化層242或後續形成於第四鈍化層上方的鈍化層)之間的黏著力可符合要求。
在一些實施例中，第四鈍化層244可由電漿增強化學氣相沉積所形成之無摻雜矽玻璃形成。在一些實施例中，利用矽烷(例如矽甲烷)及一氧化二氮作為前驅物並在約300℃到約500℃之溫度下進行電漿增強化學氣相沉積。當溫度在約300℃到約500℃時，第四鈍化層244可具有期望的矽氧原子比值，藉以達成其後續應用之預定的折射率及消光係數，舉例來說，矽氧比值可在從約1到約4的範圍內。在另一實施例中，矽烷前驅物的流速在從約600sccm到約750sccm之範圍內。在一些其他實施例中，一氧化二氮的流速在從約12000sccm到約20000sccm之範圍內。前驅物的流速可影響沉積速率以及矽氧原子比值。當前驅物的流速 受到控制時，可適當的控制例如硬度、折射率或消光係數之性質。在一些其他實施例中，第四鈍化層244可由不同於第二鈍化層240之材料的材料形成。
在一些實施例中，第二鈍化層240的第一硬度小於第三鈍化層242的第二硬度。在一些其他實施例中，第四鈍化層244之第三硬度小於第三鈍化層242之第二硬度。在又一些其他實施例中，第一硬度可等於、小於或大於第三硬度。第二硬度與第一硬度之間的差異以及第二硬度與第三硬度之間的差異分別為約2.4GPa到約7.6GPa，使得複合鈍化層可具有合乎需要的韌性及強度。在一些實施例中，第二鈍化層240之減折模數小於第三鈍化層242之減折模數。在一些其他實施例中，第四鈍化層244之減折模數小於第三鈍化層242之減折模數。在又一些其他實施例中，第二鈍化層240之減折模數可等於、小於或大於第四鈍化層244之減折模數。第三鈍化層242與第二鈍化層240之減折模數之間的差異、以及第三鈍化層242與第四鈍化層244之減折模數之間的差異分別為約2.4GPa到約37.6GPa，使得複合鈍化層可具有合乎需要的韌性及強度。在一些實施例中，第二、第三及第四鈍化層240、242與244可具有相似或相同的熱膨脹係數，使得當回焊操作進行時，在二相鄰鈍化層之間可達到適當的黏著力。特別地，藉由依序配置之第二、第三及第四鈍化層240、242與244，複合鈍化層具有低熱應力與高斷裂韌性，因而可減少基板翹曲。此外，複合鈍化層具有足夠的機械強度，以避免在封裝製程中在鈍化層內的破裂。
請參照圖1B及圖9。在操作116中，複合鈍化層更包含沉積於第四鈍化層244之上之第五鈍化層246。在一些實施例中，沉積第五鈍化層246可藉由化學氣相沉積、旋轉塗佈、或其他合適技術來進行。在一些實施例中，第五鈍化層246可由氮化物系(nitride-based)介電材料來形成，而非由下方之鈍化層240-244之氧化物系(oxide-based)材料形成。舉例來說，第五鈍化層246包含氮化矽、氮氧化矽或其組合。在一些實施例中，第五鈍化層246之厚度在從約500nm到約1000nm的範圍內。將第二、第三、第四及第五鈍化層240、242、244與246在每一第二金屬墊236上之厚度的總和定義為T1，並且將第二、第三、第四及第五鈍化層240、242、244與246在二個第二金屬墊236之間之厚度的總和定義為T2。在一些實施例中，T2與T1之比值在約0.6到約0.9的範圍內。當T2/T1小於0.6時，複合鈍化層之機械強度不足，且在封裝製程期間可能發生破裂。然而，由於裝置限制，T2/T1大於0.9是難以實現。
請參照圖1B與圖10。在操作118中，去除第二、第三、第四及第五鈍化層240、242、244與246在第一金屬墊234上的部分，藉以形成第二開口248，並且第一金屬墊234之一部分從第二開口248露出。在一些實施例中，進行光微影操作與蝕刻操作以定義第二開口248。在第二、第三及第四鈍化層240、242與244由無摻雜矽玻璃形成以及第五鈍化層246由氮化矽形成之一些實施例中，可利用熱磷酸之濕製程來去除第五鈍化層246，然後使用稀釋氟化氫 來去除第二、第三及第四鈍化層240、242與244。如圖10所示，第二、第三、第四及第五鈍化層240、242、244與246局部覆蓋第一金屬墊234。
請參照圖1B、圖10及圖11。在操作120中，形成第一緩衝層250於第五鈍化層246之上。第三開口252形成於第一緩衝層250內，並且第一金屬墊234之一部分經由第三開口252露出。第三開口252為第二開口248之結合開口；換言之，第三開口252與第二開口248部分重疊。在一些實施例中，形成第一緩衝層250可包含沉積第一緩衝層250之材料於第二開口248內及第五鈍化層246之上，接著圖案化第一緩衝層250而定義第三開口252。在一些實施例中，第一緩衝層250之材料可包含聚醯亞胺(polyimide)、聚苯並雙噁唑(polybenzobisoxazole，PBO)、苯環丁烯(benzocyclobutene，BCB)、環氧樹脂(epoxy)等等，然而亦可使用其他相對較軟、大多為有機的介電材料。第一緩衝層250作為應力緩衝，以在封裝過程中減少機械應力轉移至鈍化層。
請參照圖1B、圖11及圖12。在操作122中，形成後鈍化互連(post passivation interconnection，PPI)層260於第一緩衝層250與第一金屬墊234之上。後鈍化互連層260共形於第三開口252且電性連接於第一金屬墊234。在一些實施例中，後鈍化互連層260由導電材料形成，導電材料包含但不限於，例如銅、鋁、銅合金、鎳、或其他導電材料。在一些實施例中，後鈍化互連層260可由電鍍操 作形成。在其他實施例中，後鈍化互連層260將半導體基板201內的電子部件電性連接至後續形成之焊球290。
請參照圖1B及圖13。在操作124中，形成第二緩衝層270於後鈍化互連層260之上。在一些實施例中，沉積第二緩衝270於後鈍化互連層260之上，然後圖案化第二緩衝層270以形成露出後鈍化互連層260之一部分之第四開口272。在一些實施例中，第二緩衝層270之材料可包含聚醯亞胺、聚苯並雙噁唑、苯環丁烯、環氧樹脂等等，然而亦可使用其他相對較軟、大多為有機的介電材料。
請參照圖1B、圖13及圖14。在操作126中，形成凸塊下冶金(under bump metallurgy，UBM)層280於第四開口272內及第二緩衝層270之上。如圖14所示，凸塊下冶金層280鋪在第四開口272之側牆上且接觸後鈍化互連層260之露出部分。在一些實施例中，凸塊下冶金層280可包含多個導電材料層，例如鈦層與銅層。在凸塊下冶金層280內的每一層可利用電鍍製程形成，例如電化學電鍍，然而亦可依照凸塊下冶金層280所使用之材料而替代地使用其他形成的製程，例如濺鍍、蒸鍍、無電鍍、或電漿增強化學氣相沉積。
請參照圖1B及圖15。在操作128中，形成焊球290於凸塊下冶金層280上。在一些實施例中，形成焊球290可包含形成光阻層(未顯示)於第二緩衝層270及凸塊下冶金層280之上，以及圖案化光阻層以形成露出凸塊下冶金層280之孔洞(未顯示)。光阻層作為用以形成焊球290之金屬 沉積製程之模子。在一些實施例中，光阻材料相容於習知設備以及用於電鍍之標準輔助製程化學品。接著，導電材料可藉由蒸鍍、電鍍或網印(screen printing)而填充孔洞之一部分以形成在凸塊下冶金層280之上之焊球290。導電材料可為多種金屬或金屬合金之任一者。舉例來說，導電材料可為銅、錫、銀或金。在形成焊球290之後，可去除光阻層。
在一些實施例中，在形成焊球290之後，可進行晶圓切割操作(即晶粒切割操作)以分離晶圓上之半導體晶粒，如操作130所示。
請參照圖1B及圖16。在操作132中，將半導體晶粒200接合於外部元件300之導電部件301，藉以形成圖16之封裝結構310。在一些實施例中，外部元件300可包含，但不限於，印刷電路板、記憶體元件、中央處理單元、或其他具有電性輸入/輸出之元件。舉例來說，印刷電路板可為雙面印刷電路板。在一些實施例中，將半導體晶粒200接合於外部元件300包含進行回焊操作以在半導體晶粒200與外部元件300之間形成電性連接。在一些實施例中，回焊操作包含將封裝結構310從第一溫度加熱至第二溫度、維持第二溫度一段期間、接著將封裝結構310從第二溫度冷卻至第三溫度。在一些實施例中，第一溫度在從約25℃到約75℃的範圍內。在一些實施例中，第二溫度在從約230℃到約275℃的範圍內。在一些實施例中，第三溫度在從約25℃到約75℃的範圍內。在一些實施例中，回焊操作之期間可從約60分鐘到約180分鐘。當回焊操作的溫度控制在這 樣的條件下時，可改善半導體晶粒200與外部元件300之間的電性連接且不會增加基板翹曲。
圖17為依據本揭露一些實施例之一種封裝結構的剖面示意圖。在一些實施例中，二個半導體晶粒200分別接合於設置在外部元件320之相對二側上之導電部件321與323，藉以形成封裝結構410。在這樣的實施例中，外部元件320為雙面印刷電路板。將二半導體晶粒200接合於外部元件320可包含參照圖16並在操作132中所敘述之回焊操作。
在一些實施例中，相較於沒有第四鈍化層244之複合鈍化層A(亦即，其中第三鈍化層242的厚度為T3)，具有第四鈍化層244之複合鈍化層B(亦即，其中第三與第四鈍化層242與244的厚度總和為T3)在回焊操作期間承受較小的熱應力。此外，複合鈍化層B之斷裂強度大於複合鈍化層A之斷裂強度。而且，具有複合鈍化層B之封裝結構之板級可靠度大於具有複合鈍化層A之封裝結構之板級可靠度。
本揭露實施例可具有至少下面概述之優點。具有小硬度及小厚度之鈍化層以及具有大硬度及大厚度之鈍化層之組合有效地減少熱應力並增加複合鈍化層之斷裂韌性及機械強度。因此，可減少回焊操作期間所發生之半導體晶粒之基板翹曲，並且可改善封裝結構之板級可靠度。
在一些實施例中，提供一種方法。形成下鈍化層於半導體基板之上之介電層上。然後，形成第一開口於下鈍化層內以露出介電層之一部分。接著，形成金屬墊於第一 開口內。之後，形成第一氧化物系鈍化層於金屬墊之上。然後，形成第二氧化物系鈍化層於第一氧化物系鈍化層之上。第二氧化物系鈍化層具有硬度小於第一氧化物系鈍化層之硬度。
在一些實施例中，方法更包含在形成第一氧化物系鈍化層之前，形成第三氧化物系鈍化層於金屬墊之上。在一些實施例中，使用不同的化學氣相沉積製程來形成第一氧化物系鈍化層與第二氧化物系鈍化層。在一些實施例中，使用不同的化學氣相沉積製程來形成第一氧化物系鈍化層及第三氧化物系鈍化層。在一些實施例中，使用相同的化學氣相沉積製程來形成第二氧化物系鈍化層及第三氧化物系鈍化層。在一些實施例中，使用高密度電漿化學氣相沉積來形成第一氧化物系鈍化層。在一些實施例中，使用電漿增強化學氣相沉積來形成第二氧化物系鈍化層及第三氧化物系鈍化層。在一些實施例中，方法更包含去除第一氧化物系鈍化層及第二氧化物系鈍化層之複數個部分以露出金屬墊；形成後鈍化互連層於金屬墊上；形成緩衝層於後鈍化互連層之上；形成第二開口於緩衝層內；形成凸塊下冶金層於緩衝層之第二開口內並接觸後鈍化互連層；以及形成焊球於凸塊下冶金層上。
在一些實施例中，提供一種方法。形成下鈍化層於半導體基板之上之介電層上。接著，形成第一開口於下鈍化層內以露出介電層之一部分。然後，形成金屬墊於第一開口內且位於下鈍化層之上。之後，以第一沉積速率沉積第 一氧化物系鈍化層於金屬墊之上。然後，以快於第一沉積速率之第二沉積速率沉積第二氧化物系鈍化層於第一氧化物系鈍化層之上。
在一些實施例中，進行第二氧化物系鈍化層之沉積，使得第二氧化物系鈍化層具有厚度小於第一氧化物系鈍化層之厚度。在一些實施例中，方法更包含在沉積第一氧化物系鈍化層之前，以快於第一沉積速率之第三沉積速率沉積第三氧化物系鈍化層於金屬墊之上。在一些實施例中，進行第一氧化物系鈍化層之沉積，使得第一氧化物系鈍化層之厚度大於第三氧化物系鈍化層之厚度。在一些實施例中，藉由使用矽烷與一氧化二氮作為前驅物而進行第二氧化物系鈍化層及第三氧化物系鈍化層之沉積。在一些實施例中，使用矽烷與氧氣作為前驅物而進行第一氧化物系鈍化層之沉積。在一些實施例中，方法更包含形成氮化物系鈍化層於第二氧化物系鈍化層之上。
在一些實施例中，提供半導體晶粒。半導體晶粒包含半導體基板、在半導體基板之上之介電層、在介電層內之金屬結構、金屬結構之上之第一金屬墊、在第一金屬墊之上之第一氧化物系鈍化層、在第一氧化物系鈍化層之上之第二氧化物系鈍化層、以及電性連接於第一金屬墊之凸塊。第二氧化物系鈍化層具有硬度小於第一氧化物系鈍化層之硬度。
在一些實施例中，半導體晶粒更包含氮化物系鈍化層於第二氧化物系鈍化層之上。在一些實施例中，第一 氧化物系鈍化層之厚度大於第二氧化物系鈍化層之厚度。在一些實施例中，半導體晶粒更包含第三氧化物系鈍化層，第三氧化物系鈍化層在第一金屬墊與第一氧化物系鈍化層之間並具有硬度小於第一氧化物系鈍化層之硬度。在一些實施例中，半導體晶粒更包含第二金屬墊，第二金屬墊在第一氧化物系鈍化層之下且與第一金屬墊分隔設置，第二金屬墊具有高於第一金屬墊之底部之底部。
前面概述一些實施例之特徵，以使熟習此技藝者可更好地理解本揭露的各方面。熟習此技藝者應理解他們可輕易地使用本揭露作為基礎來設計或修改其他製程與結構，以實現在此所介紹之實施例之相同目的及/或達到相同優點。熟習此技藝者亦應理解這種均等的構造並未偏離本揭露之精神及範圍，且他們可在不偏離本揭露之精神及範圍而在此作出許多改變、替換及變化。
100‧‧‧方法
102、104、106、108、110、112、114‧‧‧操作

Claims (1)

  1. 一種半導體晶粒之製造方法，包含：形成一下鈍化層於一半導體基板之上之一介電層上；形成一第一開口於該下鈍化層內以露出該介電層之一部分；形成一金屬墊於該第一開口內；形成一第一氧化物系鈍化層於該金屬墊之上；以及形成一第二氧化物系鈍化層於該第一氧化物系鈍化層之上，該第二氧化物系鈍化層具有一硬度小於該第一氧化物系鈍化層之一硬度。
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