TW201802808A - 鐵電記憶體中之多層級儲存 - Google Patents

Abstract

本發明描述用於操作一或若干鐵電記憶體單元之方法、系統及器件。在一些實例中，用於鐵電記憶體之多層級存取、感測及其他操作可基於感測多個電荷，包含與該記憶體單元之一介電質相關聯之一第一電荷及與該記憶體單元之一極化相關聯之一第二電荷。在一些情況中，多層級存取、感測及其他操作可基於：將與該記憶體單元之一介電質相關聯之一第一電荷轉移至一感測放大器；隔離該感測放大器；啟動該感測放大器；將與該記憶體單元之一極化相關聯之一第二電荷轉移至該感測放大器；及第二次啟動該感測放大器。

Description

鐵電記憶體中之多層級儲存

下文大體上係關於記憶體器件且更明確言之係關於用於使用多個電荷之鐵電記憶體之多層級存取、感測及其他操作。 記憶體器件廣泛用於將資訊儲存於各種電子器件中，諸如電腦、無線通信器件、相機、數位顯示器及類似物。藉由程式化一記憶體器件之不同狀態而儲存資訊。例如，二進位器件具有兩個狀態，其等通常藉由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存兩個以上狀態。為存取所儲存之資訊，電子器件可讀取或感測記憶體器件中之儲存狀態。為儲存資訊，電子器件可將狀態寫入(或程式化)於記憶體器件中。 存在各種類型之記憶體器件，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體等等。記憶體器件可係揮發性或非揮發性。非揮發性記憶體(例如，快閃記憶體)可甚至在缺乏一外部電源的情況下儲存資料達延長時段。揮發性記憶體器件(例如，DRAM)可隨時間丟失其等儲存狀態，除非其等藉由一外部電源週期性刷新。一二進位記憶體器件可(例如)包含一充電或放電電容器。然而，一充電電容器可透過洩漏電流隨時間變成放電，從而導致儲存資訊之丟失。揮發性記憶體之特定特徵可提供效能優勢，諸如更快之讀取或寫入速度，而非揮發性記憶體之特徵(諸如在無週期性刷新的情況下儲存資料之能力)可係有利的。 FeRAM可使用類似於揮發性記憶體之器件架構，但可歸因於使用一鐵電電容器作為一儲存器件而具有非揮發性性質。因此，相較於其他非揮發性及揮發性記憶體器件，FeRAM器件可具有經改良效能。一些FeRAM依賴於多次分割一個儲存機制之感測窗而企圖產生不同記憶體狀態，但如此做可能較不可靠且可能需要更複雜組件及操作。

交叉參考 本專利申請案主張2016年6月27日申請之Kawamura之標題為「Multi-Level Storage in Ferroelectric Memory」之美國專利申請案第15/194,178號之優先權，該案經讓渡給其受讓人。 描述用於鐵電記憶體之多層級存取、感測及其他操作之技術、方法及裝置。在一些實例中，感測可基於與一記憶體單元相關聯之多個電荷，且可與與鐵電記憶體單元之一介電質相關聯之一第一電荷及與鐵電記憶體單元之一極化相關聯之一第二電荷相關。此兩個電荷之感測可避免與將一個儲存類型(例如，與一極化相關聯之一電荷)之一感測窗分割成多個片段以產生多個記憶體狀態相關聯之問題及缺點。另外，在一些情況中，當使用一隔離感測放大器時，可執行兩個感測循環以自一鐵電單元感測三個記憶體層級。作為一個實例，一個層級可基於一介電質相關電荷且兩個層級可基於一極化相關電荷。作為另一實例，兩個層級可基於介電質相關電荷且一個層級可基於一極化相關電荷。用於鐵電記憶體之多層級存取(例如，寫入、讀取)、感測及其他操作促進基於極性而分割極化相關電荷與介電質相關電荷之間之記憶體層級，此增大在感測期間區分三個狀態之各者之可靠性。 在一些實例中，一記憶體單元至少可儲存與該記憶體單元之一個部分(例如，一介電質元件)相關聯之一第一電荷及與該記憶體單元之一第二部分(例如，一極化元件)相關聯之一第二電荷。感測可基於起始一或多個電路組件以自記憶體單元轉移一第一電荷(或一所儲存電荷之第一部分)而一第二電荷(或第二電荷之第二部分)仍儲存在記憶體單元中。在一些情況中，可啟動一字線以將與一介電質相關之第一電荷自記憶體單元轉移至一感測組件。在一些情況中，感測組件可接收第一電荷且接著在隔離之後經啟動以在一第一時間感測第一電荷。可將經感測之第一電荷儲存在一鎖存器內。感測亦可基於啟動一字線以在儲存第一電荷時轉移與記憶體單元之一極化相關之一第二電荷。在一些情況中，感測組件可接收與記憶體單元之一極化器件相關聯之第二電荷且感測組件可經啟動以在一第二時間感測第二電荷。在一些情況中，經感測之第二電荷可基於一或多個條件自動還原或重寫或可基於一或多個操作。 在一些實例中，使用一極化相關電荷及一介電質相關電荷提供一三態記憶體單元。使用此類型之單元可允許兩個狀態(例如，與極化相關之狀態)為非揮發性且一個狀態(例如，與介電質相關之狀態)為揮發性。在一第一狀態(諸如一斷電或一非操作狀態)期間可使用非揮發性位元，且在一第二狀態(諸如擴大單元之一記憶體大小之一操作狀態)期間可使用一揮發性位元。在一些情況中，極化相關電荷可包含一正極性或一負極性。在一些情況中，介電質相關電荷可包含一正極性或一負極性，且在一些情況中，各電荷可具有相同極性或不同極性。在一些情況中，使用此類型之記憶體單元允許雙儲存方法或技術，其等各自基於可與記憶體單元之一介電質或一極化相關聯之不同電荷。在一些實例中，揮發性儲存(例如，介電質相關)及非揮發性儲存(例如，極化相關)兩者可出現在相同實體單元中，從而允許根據本發明之態樣之緊緻儲存及更有效處理及操作。在包含存取、感測及其他(如下文中描述)之多層級操作中，可使用兩個儲存模式。如下文中更詳細地描述，組合揮發性及非揮發性儲存可基於將一DRAM型記憶體(例如，揮發性記憶體類型)及FeRAM型記憶體(例如，非揮發性記憶體類型)併入一單元中及與根據本發明之態樣之各類型相關聯之相關操作。 下文在一記憶體陣列之內容背景中進一步描述上文中介紹之本發明之特徵。接著，描述用於鐵電記憶體之多層級存取、感測及其他操作之特定實例。本發明之此等及其他特徵進一步藉由與基於多個電荷之用於鐵電記憶體之多層級存取、感測及其他操作相關之裝置圖、系統圖及流程圖圖解說明且參考其等加以描述。 圖1圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一例示性記憶體陣列100。記憶體陣列100亦可被稱為一電子記憶體裝置。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。各記憶體單元105可程式化以儲存表示為一狀態0及一狀態1之兩個狀態。在一些情況中，記憶體單元105經組態以儲存兩個以上邏輯狀態(例如，三個或三個以上值)。一記憶體單元105可包含一電容器以儲存表示可程式化狀態之一電荷；舉例而言，一充電及未充電電容器可分別表示兩個邏輯狀態。DRAM架構可通常使用此一設計，且所採用之電容器可包含具有線性電極化性質之一介電材料。相比之下，一鐵電記憶體單元可包含具有一鐵電體作為介電材料之一電容器。一鐵電電容器之電荷之不同位準可表示不同邏輯狀態。在一些情況中，一鐵電電容器可儲存與一介電質相關聯之一第一電荷(或一電荷之第一部分)及與一極化相關聯之一第二電荷(或一電荷之第二部分)。鐵電材料具有非線性極化性質；下文中論述一鐵電記憶體單元105之一些細節及優勢。 可藉由啟動或選擇適當存取線110及數位線115對記憶體單元105執行諸如讀取及寫入之操作。存取線110亦可被稱為字線110且數位線115亦可被稱為位元線115。啟動或選擇一字線110或一數位線115可包含將一電壓施加至各自線。字線110及數位線115由導電材料製成。舉例而言，字線110及數位線115可由金屬(諸如銅、鋁、金、鎢等)、金屬合金、其他導電材料或類似者製成。根據圖1之實例，各列記憶體單元105連接至一單一字線110，且各行記憶體單元105連接至一單一數位線115。 藉由啟動一個字線110及一個數位線115 (例如，將一電壓施加至字線110或數位線115)，可在其等交叉點處存取一單一記憶體單元105。存取記憶體單元105可包含讀取或寫入記憶體單元105。一字線110及數位線115之交叉點可被稱為一記憶體單元之一位址。在一些實例中，一讀取操作可包含自鐵電記憶體感測多個層級。此等操作可包含：藉由導致在一感測放大器中接收一介電電荷而自一記憶體單元感測介電電荷；隔離並啟動感測放大器；及將介電電荷儲存在一鎖存器中。此等操作亦可包含：藉由導致在一感測放大器中接收一極化電荷而自一記憶體單元感測極化電荷；及啟動感測放大器。在一些實例中，至少部分基於來自記憶體單元之介電電荷及極化電荷之極性，讀取操作可包含自鐵電記憶體感測多個層級。在一些實例中，至少部分基於來自記憶體單元之介電電荷及極化電荷之極性，可執行一讀取操作。在一些實例中，此讀取操作可包含：在一第一時間存取一單元以判定一介電電荷之一極性；儲存經判定介電電荷極性；存取一單元(即，相同或一不同單元)以自記憶體單元判定一極化電荷；及接著基於讀取起始一或多個其他動作，如本發明之各個態樣中描述。在一些情況中，可同時、以重疊間隔、串列、以連續間隔或並列地執行不同電荷相關資訊之讀取操作。 在一些架構中，一單元之邏輯儲存器件(例如，一電容器)可藉由一選擇組件與數位線電隔離。字線110可連接至選擇組件且可控制該選擇組件。舉例而言，選擇組件可為一電晶體且字線110可連接至電晶體之閘極。啟動字線110導致一記憶體單元105之電容器與其對應數位線115之間之一電連接或閉合電路。接著，可存取數位線以讀取或寫入記憶體單元105。在一些實例中，可多次啟動字線110以促進感測。在一些情況中，字線110可經第一次啟動以促進一第一類型之一第一電荷(例如，介電電荷)之感測且經第二次啟動以促進一第二類型之一第二電荷(例如，極化電荷)之感測。在一些情況中，第一次及第二次在時間上可為不連續或分開的。 可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。在一些實例中，一列解碼器120自記憶體控制器140接收一列位址且基於所接收之列位址啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。舉例而言，記憶體陣列100可包含標記為WL_1至WL_M之多個字線110，及標記為DL_1至DL_N之多個數位線115，其中M及N取決於陣列大小。因此，藉由啟動一字線110及一數位線115 (例如，WL_2及DL_3)，可存取在其等交叉點處之記憶體單元105。 在存取後，可藉由感測組件125讀取或感測一記憶體單元105以判定該記憶體單元105之經儲存狀態。舉例而言，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可將一第一電荷(例如，一介電電荷)放電至其對應數位線115上。作為另一實例，在存取記憶體單元105之後，記憶體單元105之鐵電電容器可將一第二電荷(例如，一極化電荷)放電至其對應數位線115上。將鐵電電容器放電可基於加偏壓或施加一電壓於鐵電電容器。放電可引發數位線115之電壓之一變化，感測組件125可比較該電壓與一參考電壓(未展示)以便判定記憶體單元105之經儲存狀態。舉例而言，若數位線115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之經儲存狀態與一第一預定義邏輯值相關。在一些情況中，此第一值可包含一狀態1，或可為另一值—包含與使能夠儲存兩個以上值(例如，每一單元3個狀態或每一單元1.5個位元)之多層級感測相關聯之其他邏輯值。在一些實例中，預定義編碼邏輯值可經映射至記憶體單元狀態中以寫入至記憶體單元且自記憶體單元讀取，如參考本發明之態樣描述。感測組件125可包含各種電晶體或放大器以便偵測且放大信號之差，此可被稱為鎖存。接著，記憶體單元105之經偵測邏輯狀態可透過行解碼器130輸出作為輸出135。 在一些實例中，偵測且放大信號之差(即，鎖存)可包含鎖存在一第一時間於感測組件125中感測之一第一電荷。此第一電荷之一個實例可包含鎖存與記憶體單元105相關聯之一介電電荷。作為一實例，感測組件125可感測與記憶體單元105相關聯之一介電電荷。可將經感測之介電電荷鎖存在感測組件125內之一鎖存器或與感測組件125電子通信之一分開鎖存器中。在一些實例中，偵測且放大信號之差(即，鎖存)可包含鎖存在一第二時間於感測組件125中感測之一第二電荷。此第二電荷之一個實例可包含與記憶體單元105相關聯之一極化電荷。作為一實例，感測組件125可感測與記憶體單元105相關聯之一極化電荷。可將經感測之極化電荷鎖存在感測組件125內之一鎖存器或與感測組件125電子通信之一分開鎖存器中。在其他情況中，此第二電荷未被鎖存，而是重寫回至記憶體單元。 可藉由啟動相關字線110及數位線115設定或寫入一記憶體單元105。如上文中論述，啟動一字線110將記憶體單元105之對應列電連接至其等各自數位線115。藉由在啟動字線110時控制相關數位線115，可寫入一記憶體單元105—即，可將一狀態儲存在記憶體單元105中。行解碼器130可接受將寫入至記憶體單元105之資料(舉例而言，輸入135)。可藉由跨鐵電電容器施加一電壓而寫入一鐵電記憶體單元105。在下文中更詳細地論述此程序。在一些實例中，記憶體單元105可在一讀取操作之後經寫入以包含多個電荷(例如，基於一回寫操作)。在一些情況中，記憶體單元105可在一讀取操作之後經寫入以回寫已自單元(或替代地，在一些情況中自其他單元)讀取之資料或刷新資料。在一些情況中，一寫入操作可包含將一第一電荷(例如，一極化電荷)及一第二電荷(例如，一介電電荷)寫入至記憶體單元105。在一些情況中，將一個電荷寫入至記憶體單元105可基於一單元板極相對於一或多個其他組件(例如，一感測放大器)之一電壓的一電壓。在一些情況中，將一第一電荷(例如，一極化電荷)寫入至一記憶體單元可在一重疊間隔之前、期間或與將一第二電荷(例如，一介電電荷)寫入至記憶體單元同時發生。在一些情況中，一寫入操作可基於設定記憶體單元105之一極化狀態、一介電狀態或該兩者，或藉由使用單元或組件選擇翻轉一或多個數位。 在一些記憶體架構中，存取記憶體單元105可使經儲存邏輯狀態降級或損毀且可執行重寫或刷新操作以將原始邏輯狀態返回至記憶體單元105。在DRAM中，舉例而言，電容器可在一感測操作期間部分或完全放電，從而毀壞經儲存邏輯狀態。故可在一感測操作之後重寫邏輯狀態。此外，啟動一單一字線110可導致列中之全部記憶體單元之放電；因此，可需要重寫列中之數個或全部記憶體單元105。 一些記憶體架構(包含DRAM)可隨時間丟失其等經儲存狀態，除非其等藉由一外部電源週期性地刷新。舉例而言，一充電電容器可透過洩漏電流隨時間變成放電，從而導致經儲存資訊之丟失。此等所謂的揮發性記憶體器件之刷新速率可為相對高的，例如，對於DRAM陣列之每秒數十個刷新操作，此可導致明顯電力消耗。隨著記憶體陣列愈來愈大，尤其對於依靠一有限電源(諸如一電池)之行動器件而言，增大之電力消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱產生、材料限制等)。如下文中論述，鐵電記憶體單元105可具有可導致相對於其他記憶體架構改良之效能之有益性質。 舉例而言，鐵電記憶體單元105可允許儲存多個電荷，諸如一介電電荷及一極化電荷。儲存此等不同狀態可允許基於電荷之多層級存取、感測及其他操作，而不必分割或劃分一相關感測窗。舉例而言，在一些情況中，鐵電記憶體單元105可儲存各自具有一對應極性(其可用「+」或「-」符號指定)之一介電質相關電荷及一極化相關電荷。藉由執行各種操作，可感測並判定各電荷之極性及值—從而允許多層級儲存及感測。在一些情況中，此儲存及感測可基於具有不同極性或相同極性之一介電質相關電荷及一極化相關電荷。 記憶體控制器140可透過各種組件(諸如列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重寫、刷新等)。記憶體控制器140可產生列及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可提供且控制在記憶體陣列100之操作期間所使用之各種電壓位準。一般而言，本文中論述之一所施加電壓之振幅、形狀或持續時間可經調整或變化且可針對用於操作記憶體陣列100之各種操作而不同。此外，可同時存取記憶體陣列100內之一個、多個或全部記憶體單元105；舉例而言，在其中將全部記憶體單元105或一群組記憶體單元105設定至一單一邏輯狀態之一重設操作期間可同時存取記憶體陣列100之多個或全部單元。 圖2圖解說明根據本發明之各種實例之包含一記憶體單元105且支援用於鐵電記憶體之多層級存取、感測及其他操作之一例示性電路200。電路200包含一記憶體單元105-a、字線110-a、數位線115-a及感測組件125-a，其等分別可為如參考圖1描述之一記憶體單元105、字線110、數位線115及感測組件125之實例。記憶體單元105-a可包含一邏輯儲存組件，諸如具有一第一板極(單元板極230)及一第二板極(單元底部215)之電容器205。單元板極230及單元底部215可透過定位在其等之間之一鐵電材料電容式耦合。單元板極230及單元底部215之定向可在不改變記憶體單元105-a之操作之情況下翻轉。電路200亦包含選擇組件220及參考信號225。在圖2之實例中，可經由板極線210存取單元板極230且可經由數位線115-a存取單元底部215。如上文中描述，可藉由使電容器205充電或放電儲存各種狀態。 可藉由操作電路200中表示之各種元件而讀取或感測電容器205之經儲存狀態。電容器205可與數位線115-a電子通信。舉例而言，當撤銷啟動選擇組件220時，電容器205可與數位線115-a隔離，且當啟動選擇組件220時，電容器205可連接至數位線115-a。啟動選擇組件220可被稱為選擇記憶體單元105-a。 在一些情況中，選擇組件220係一電晶體且藉由將一電壓施加至電晶體閘極而控制其操作，其中電壓量值大於電晶體之臨限量值。字線110-a可啟動選擇組件220；舉例而言，將施加至字線110-a之一電壓施加至電晶體閘極，從而連接電容器205與數位線115-a。在一替代實施例中，可切換選擇組件220及電容器205之位置，使得選擇組件220連接在板極線210與單元板極230之間且使得電容器205介於數位線115-a與選擇組件220之另一終端之間。在此實施例中，選擇組件220可透過電容器205保持與數位線115-a電子通信。此組態可與用於讀取及寫入操作之替代時序及偏壓相關聯。 在記憶體單元105-a之一操作中，一固定或恆定電壓可使用板極線210施加至單元板極230，例如，固定電壓可為供應至感測組件125-a之電壓的一半。即，施加至板極線210之電壓可保持在一固定電壓且可不如上文描述般變化。此操作可被稱為「固定單元板極」。為讀取鐵電記憶體單元105-a，在將一電壓施加至字線110-a之前，數位線115-a可虛擬接地且隨後與虛擬接地隔離。如上，選擇鐵電記憶體單元105-a可導致跨電容器205之一電壓差，此係因為板極線210保持在一有限電壓且數位線115-a虛擬接地。因此，數位線115-a之電壓可改變，例如，變成某一有限值。在一些情況中，此感應電壓可在感測組件125-a處與一參考電壓進行比較。 歸因於電容器205之板極之間之鐵電材料，且如下文更詳細地論述，電容器205可不在連接至數位線115-a之後放電。在一個方案中，為感測藉由鐵電電容器205儲存之邏輯狀態，字線110-a可經偏壓以選擇記憶體單元105-a且可將一電壓施加至板極線210。在一些情況中，在加偏壓於板極線210及字線110-a之前，數位線115-a虛擬接地且接著與虛擬接地隔離(即，「浮動」)。加偏壓於板極線210可導致跨電容器205之一電壓差(例如，板極線210電壓減去數位線115-a電壓)。電壓差可產生電容器205上之儲存電荷之一變化，其中儲存電荷之變化之量值可取決於電容器205之初始狀態，例如，初始狀態是否儲存一預定義邏輯值(例如，狀態1、狀態0、三個或三個以上可能值之一者，儲存之初始狀態是否包含一介電電荷及/或一極化電荷)。此可基於儲存於電容器205上之電荷而引發數位線115-a之電壓之一變化。藉由改變至單元板極230之電壓之記憶體單元105-a之操作可被稱為「移動單元板極」。 數位線115-a之電壓之變化可取決於其本質電容—隨著電荷流動通數位線115-a，某一有限電荷可儲存在數位線115-a中且所得電壓取決於本質電容。本質電容可取決於數位線115-a之實體特性，包含尺寸。數位線115-a可連接許多記憶體單元105，故數位線115-a可具有導致一不可忽視電容(例如，大約皮法拉(pF))之一長度。接著，可藉由感測組件125-a比較數位線115-a之所得電壓與一參考(例如，參考線之一電壓)以便判定記憶體單元105-a中之經儲存邏輯狀態。 可使用其他感測程序。舉例而言，感測可基於與一記憶體單元(例如，記憶體單元105-a)相關聯之多個電荷。在一些情況中，記憶體單元105-a至少可儲存與記憶體單元之一個部分或態樣相關聯之一第一電荷及與記憶體單元之一第二部分或態樣相關聯之一第二電荷。在一些情況中，第一電荷可與記憶體單元之一介電質相關聯。在一些情況中，第二電荷可與記憶體單元之一極化相關聯。亦預期其他實例及變動。 感測可基於啟動一或多個電路組件以起始自記憶體單元105-a轉移一第一電荷而一第二電荷仍儲存在記憶體單元105-a中。在一些情況中，一字線110-a可經啟動以將一第一電荷(諸如一介電電荷)自記憶體單元轉移至一感測組件125-a (例如，一感測放大器)。在一些情況中，感測組件125-a可接收與記憶體單元之一介電質相關聯之一第一電荷且感測放大器可經啟動以在一第一時間感測第一電荷。可將經感測之第一電荷儲存在感測組件125-a或與感測組件125-a電子通信之一組件內。在一些情況中，可將經感測之介電電荷儲存在一或多個鎖存器內。 感測亦可基於啟動一或多個電路組件以起始自記憶體單元105-a轉移一第二電荷而一第一電荷儲存在一或多個組件中。在一些情況中，一字線110-a可經啟動以將一第二電荷(諸如一極化電荷)自記憶體單元轉移至一感測組件125-a (例如，一感測放大器)。在一些情況中，感測組件125-a可接收與記憶體單元之一極化相關聯之第二電荷且感測放大器可經啟動以在一第二時間感測第二電荷。可將經感測之第二電荷儲存在感測組件125-a或與感測組件125-a相關之一組件內。在一些情況中，可將經感測之第二電荷儲存在一或多個鎖存器內。在其他情況中，經感測之第二電荷可不被儲存且可能僅自感測組件125-a還原或重寫至記憶體單元(例如，與一快速回應輸出相關)。 感測組件125-a可包含各種電晶體或放大器以偵測且放大信號之差，此可被稱為鎖存。感測組件125-a可包含一感測放大器，其接收且比較數位線115-a之電壓與可為一參考電壓之參考信號225。感測放大器輸出可基於比較而經驅動至較高(例如，正)或較低(例如，負或接地)供應電壓。例如，若數位線115-a具有高於參考信號225之一電壓，則感測放大器輸出可經驅動至一正供應電壓。在一些情況中，感測放大器可額外地將數位線115-a驅動至供應電壓。接著，感測組件125-a可鎖存感測放大器之輸出及/或數位線115-a之電壓，其可用於判定記憶體單元105-a中之經儲存狀態(例如，狀態1、三個可能值之第一者)。替代地，若數位線115-a具有低於參考信號225之一電壓，則感測放大器輸出可經驅動至一負或接地電壓。感測組件125-a可類似地鎖存感測放大器輸出以判定記憶體單元105-a中之經儲存狀態(例如，狀態0、三個可能值之第二者或第三者)。接著，記憶體單元105-a之經鎖存邏輯狀態可舉例而言透過行解碼器130輸出作為參考圖1之輸出135。 關於固定單元板極方案，寫入記憶體單元105-a可包含使用數位線115-a啟動選擇組件220及加偏壓於單元底部215。在一些情況中，單元板極230之固定電壓量值可為介於感測組件125-a之供應電壓之間之一值，且可使用感測組件125-a以將數位線115-a之電壓驅動至等於高或低(例如，接地或負)供應電壓之一電壓。例如，為寫入與一極化值相關之一第一預定義邏輯值(例如，一狀態0，或三個或三個以上可能值之一第一預定義邏輯值)，單元底部215可為低，即，數位線115-a之電壓可經驅動至低供應電壓。此外，為寫入與一極化值相關之一第二預定義邏輯值(例如，一狀態1，或三個或三個以上可能值之一第二預定義邏輯值)，單元底部215可為高—例如，數位線115-a之電壓可經驅動至高供應電壓。 為寫入記憶體單元105-a，可跨電容器205施加一電壓。可使用各種方法。在一個實例中，可透過字線110-a啟動選擇組件220以便將電容器205電連接至數位線115-a。可藉由控制單元板極230之電壓(透過板極線210)及單元底部215之電壓(透過數位線115-a)而跨電容器205施加一電壓。為寫入一狀態0 (或三個或三個以上可能值之一第一預定義邏輯值)，單元板極230可為高(即，可將一正電壓施加至板極線210)，且單元底部215可為低(例如，虛擬接地或將一負電壓施加至數位線115-a)。執行相反程序以寫入一狀態1 (或三個或三個以上可能值之一第一預定義邏輯值)，其中單元板極230為低且單元底部215為高。 圖3A及圖3B使用根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一記憶體單元之磁滯曲線300-a (圖3A)及300-b (圖3B)圖解說明非線性電性質之實例。磁滯曲線300-a及300-b分別圖解說明一例示性鐵電記憶體單元寫入及讀取程序。磁滯曲線300描繪依據一電壓差V而變化之儲存於一鐵電電容器(例如，圖2之電容器205)上之電荷Q。 一鐵電材料之特徵為一自發電極化，即，其在不存在一電場之情況下維持一非零電極化。例示性鐵電材料包含鈦酸鋇(BaTiO₃ )、鈦酸鉛(PbTiO₃ )、鋯鈦酸鉛(PZT)及鉍鉭酸鍶(SBT)。本文中描述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化導致鐵電材料之表面處之一凈電荷且透過電容器終端吸引相反電荷。因此，將電荷儲存在鐵電材料與電容器終端之介面處。由於可在不存在一外部施加之電場之情況下相對長時間甚至無限地維持電極化，故相較於(舉例而言)DRAM陣列中所採用之電容器，可顯著減少電荷洩漏。此可降低執行如上文針對一些DRAM架構描述之刷新操作之需要。 可自一電容器之一單一終端之視角瞭解磁滯曲線300。藉由實例，若鐵電材料具有一負極化，則正電荷累積在終端處。同樣地，若鐵電材料具有一正極化，則負電荷累積在終端處。此外，應瞭解，磁滯曲線300中之電壓表示跨電容器之一電壓差且係方向性的。舉例而言，可藉由將一正電壓施加至所述終端(例如，一單元板極230)且使第二終端(例如，一單元底部215)維持於接地(或近似零伏特(0 V))而實現一正電壓。可藉由使所述終端維持於接地且將一正電壓施加至第二終端而施加一負電壓—即，可施加正電壓以使所述終端負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓及負電壓之任何組合施加至適當電容器終端以產生磁滯曲線300中展示之電壓差。 如磁滯曲線300-a中描繪，鐵電材料可使用一零電壓差維持一正或負極化，從而導致兩個可能充電狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305可表示一狀態0且電荷狀態310可表示一狀態1。在一些實例中，各自電荷狀態之邏輯值可經反轉以適應用於操作一記憶體單元之其他方案。在一些實例中，電荷狀態305表示基於多層級操作之三個或三個以上可能值之一第一預定義邏輯值，如關於本發明之各種態樣描述。在一些實例中，電荷狀態310表示基於多層級操作之三個或三個以上可能值之一第二預定義邏輯值，如關於本發明之各種態樣描述。在一些情況中，基於全部可用多層級狀態(例如，介電及極化電荷相關狀態)，其他邏輯值編碼係可行的(例如，非二進位)。 可藉由憑藉施加電壓控制鐵電材料之電極化及因此電容器終端上之電荷而將一邏輯0或1 (或三個或三個以上可能值之一第一預定義邏輯值)寫入至記憶體單元。舉例而言，跨電容器施加一凈正電壓315導致電荷累積，直至達到電荷狀態305-a。在移除電壓315後，電荷狀態305-a沿著路徑320，直至其達到零電壓電位之電荷狀態305。類似地，藉由施加一凈負電壓325而寫入電荷狀態310，此導致電荷狀態310-a。在移除負電壓325之後，電荷狀態310-a沿著路徑330，直至其達到零電壓之電荷狀態310。電荷狀態305及電荷狀態310亦可被稱為殘餘極化(Pr)值，即，在移除外部偏壓(例如，電壓)後餘留之極化(或電荷)。矯頑電壓係電荷(或極化)為零之電壓。 在一些情況中，一鐵電記憶體單元可包含與相關聯於記憶體單元之一極化相關聯之一電荷，且亦可包含與相關聯於記憶體單元之一介電質相關聯之一電荷。因此，在一些實例中，一單一鐵電記憶體單元可具有兩個相關聯電荷—一個電荷與一介電質相關且一個電荷與極化相關。在一些情況中，此等電荷之各者之極性可為相同。在其他情況中，此等電荷之各者之極性(即，正號或值，負號或值)可為不同。 在一些實例中，一循環可藉由具有單元內之多個狀態之一者而開始。各狀態可與一介電質極性及一極化極性相關。作為一個實例，電荷狀態305-c可為一正介電質極性及一正極化極性之一實例。作為另一實例，電荷狀態305-b (或305)可為一正介電質極性及一正極化極性之一實例。另外，作為另一實例，電荷狀態360可為一負介電質極性及一正極化極性之一實例。作為另一實例，電荷狀態310-b (或310)可為一正介電質極性及一負極化極性之一實例。預期包含一或多個極性之其他實例，包含其中與一介電質相關聯之一第一電荷之極性及與極化相關聯之一第二電荷之極性係相同極性、不同極性、非負極性或其他組合之實例。 為讀取或感測鐵電電容器之經儲存狀態，可跨電容器施加一電壓。作為回應，經儲存電荷Q改變且改變程度取決於初始電荷狀態—即，最終儲存電荷(Q)取決於最初是否儲存電荷狀態305-b或310-b。舉例而言，磁滯曲線300-b圖解說明兩個可能極化儲存電荷狀態305-b及310-b。可跨如參考圖2論述之電容器施加電壓335。在其他情況中，一固定電壓可施加至單元板極且儘管描繪為一正電壓，然電壓335可為負的。回應於電壓335，電荷狀態305-b可沿著路徑340。同樣地，若最初儲存電荷狀態310-b，則其沿著路徑345。電荷狀態305-c及電荷狀態310-c之最終位置取決於若干因數，包含特定感測方案及電路。 在一些情況中，最終電荷可取決於連接至記憶體單元之數位線之本質電容。舉例而言，若電容器電連接至數位線且施加電壓335，則數位線之電壓可歸因於其本質電容而增加。故在一感測組件處量測之一電壓可不等於電壓335且代替地可取決於數位線之電壓。因此，磁滯曲線300-b上之最終電荷狀態305-c及310-c之位置可取決於數位線之電容且可透過一負載線分析進行判定—即，可相對於數位線電容定義電荷狀態305-c及310-c。因此，電容器之電壓(電壓350或電壓355)可為不同且可取決於電容器之初始狀態。 藉由比較數位線電壓與一參考電壓，可判定電容器之初始狀態。數位線電壓可為電壓335與跨電容器之最終電壓(電壓350或電壓355)之間之差—即，(電壓335－電壓350)或(電壓335－電壓355)。可產生一參考電壓使得其量值介於兩個可能數位線電壓之兩個可能電壓之間以便判定經儲存邏輯狀態—即，數位線電壓是否高於或低於參考電壓。舉例而言，參考電壓可為兩個量((電壓335－電壓350)及(電壓335－電壓355))之一平均值。在藉由感測組件比較後，經感測之數位線電壓可經判定為高於或低於參考電壓，且可判定鐵電記憶體單元之經儲存邏輯值(即，狀態0、狀態1、三個或三個以上可能值之一預定義邏輯值)。 為讀取或感測鐵電電容器之經儲存狀態，可跨電容器施加一電壓或可在一或多個不同時間啟動與電容器電子通信之一字線。作為回應，一或多個經儲存電荷(其可與電容器之不同組件或元件相關聯)可經轉移至一感測組件且由一感測組件接收。舉例而言，可基於一經施加電壓或一經啟動字線而在一第一時間讀取或感測一第一電荷。可基於一經施加電壓或一經啟動字線而在一第二時間讀取或感測一第二電荷。在一些實例中，第二時間可在第一時間之前或之後。在其他情況中，第一時間及第二時間可連續或可至少部分重疊。 如上文中論述，讀取不使用一鐵電電容器之一記憶體單元可使經儲存邏輯狀態降級或損毀。然而，一鐵電記憶體單元可在一讀取操作之後維持初始邏輯狀態。舉例而言，若儲存電荷狀態305-b，則電荷狀態可在一讀取操作期間沿著路徑340至電荷狀態305-c，且在移除電壓335之後，電荷狀態可藉由在相反方向上沿著路徑340而返回至初始電荷狀態305-b。在一些情況中，可基於如本發明之態樣中描述之多個感測操作而發生此電荷返回至初始電荷狀態305-b。在一些情況中，初始電荷狀態305-b可確保一後續存取或其他操作基於初始電荷狀態305-b找到正確的基準或參考。此外，可相對於一或多個其他充電狀態(例如，一介電質充電狀態、電荷狀態305-c)執行或起始類似操作及電荷返回動作。在一些情況中，可基於如使用本發明之態樣描述之一或多個刷新操作而發生至少一些此等電荷(例如，305-b、305-c)返回至一初始狀態。 圖4A及圖4B圖解說明根據本發明之各種實例之支援用於根據本發明之各種實例之鐵電記憶體之多層級存取、感測及其他操作之一鐵電記憶體單元之感測技術之時序圖400-a。 如圖4A中展示，時序圖400-a描繪軸405上之電壓及軸410上之時間。因此，可在時序圖400-a上表示依據時間而變化之各種組件之電壓。舉例而言，時序圖400-a包含字線電壓415、均衡電壓420-a及420-b及隔離電壓425。時序圖400-a亦可包含供應電壓445 (VCC)、PSA_F電壓430-a、NSA電壓430-b、感測放大器節點電壓435-a及435-b、感測放大器供應電壓450、中間電壓455及感測放大器數位線電壓440-a及440-b。時序圖400-a描繪參考圖5等等描述之方塊圖500中展示之組件之一例示性操作。此處參考包含圖2、圖5及圖6等等之其他圖之組件描述圖4A。作為一個實例，SA_Node_A及SA_Node_B可為包含於一感測組件(例如，一感測放大器)內之線或元件。在一些實例中，一隔離器(例如，一開關)可經定位在一感測組件(例如，一感測放大器)與一記憶體單元(例如，鐵電記憶體單元)之間且促進感測組件與一數位線之隔離。作為另一實例，一均衡器(例如，一均衡器件、一線性均衡(LEQ)器件)可經定位在一感測組件(例如，一感測放大器)與一記憶體單元(例如，鐵電記憶體單元)之間且促進一數位線之一電壓之均衡以促進在一或多個操作期間跨一記憶體單元之一設計電壓差。為便於表示，接近零之電壓可偏離軸410；在一些情況中，此等電壓可等於或近似等於零。圖4A亦包含間隔460、465、470、475、480及485。提供此等例示性間隔以論述時序圖400-a中展示之操作。然而，在其他實例中，可基於不同應用修改或改變操作之此等間隔及相關聯時序。 在論述時序圖400-a時，除非另有說明，否則與電壓及時間相關之描述可為近似的。描述具有一特定電壓之一組件可為確切的或組件可具有近似值之一電壓。此外，為便於描繪及描述，時序圖400-a將電壓描繪為近似特定值。一般技術者應認知，預期基於應用之修改或變動。 可在時序圖400-a中展示之操作之前發生特定操作，且此圖式不僅限於所展示之操作及資訊。舉例而言，可使用如上文論述之一固定單元板極技術，其中單元板極在一段時間內具有與一或多個電路組件相關之一電壓。作為一個實例，單元板極電壓可為一第一值(例如，VMSA/2)。在一些情況中，單元板極電壓可近似恆定—考量隨時間之較小變動。在其他情況中，單元板極電壓可隨時間變化。在一些實例中，一單元板極、一目標數位及一參考數位之各者在一第一週期期間可各自具有類似電壓。在一些情況中，此電壓可為一第一值(例如，VMSA/2)。 第一，論述圖4A中展示之頂部時序操作(群組A)。在間隔460期間，字線電壓415可以一初始值(例如，VNWL)開始，其在一些情況中可為一接地電壓。具有均衡電壓420-a及420-b之一或多個均衡器或均衡器件最初可以一VCC電壓開始，其中一第一均衡器(EQ_A)之均衡電壓自VCC轉變至接地，此後一第二均衡器(EQ_B)之均衡電壓自VCC轉變至接地。在一些實例中，一第一均衡器可為用於一目標數位線之均衡器件且一第二均衡器可為用於一參考數位線之均衡器件。隔離電壓425 (ISO_A/B)在此間隔期間可保持恆定在VCCP。在一些實例中，隔離電壓425可對應於一或多個隔離器或隔離器件之一電壓。 在間隔465期間，回應於字線第一次啟動，字線電壓415可在一第一時間增加至VCCP。此字線啟動可起始與鐵電記憶體單元之一介電質相關聯之一電荷之轉移或一輸出。此字線啟動可起始儲存於鐵電記憶體單元中之資訊之轉移或一輸出。在一些情況中，此字線啟動可與啟動一感測放大器相關，且基於此等操作之至少一者，可轉移或輸出儲存於鐵電記憶體單元中之資訊。在一些實例中，隔離電壓425在此間隔期間可自VCCP降低至參考電壓或一接地電壓。此可對應於藉由經由一閘或其他組件起始隔離器而隔離一感測組件。 在間隔470期間，回應於字線被撤銷啟動，字線電壓415自VCCP降低至一參考電壓或一接地電壓。在一些情況中，在間隔470開始時，當EQ_A及EQ_B自一接地電壓轉變至VCC時，DL_A及DL_B可轉變至一接地電壓。在一些情況中，此字線撤銷啟動限制與鐵電記憶體單元相關聯之一電荷(例如，一介電電荷)之轉移。在一些實例中，隔離電壓425在此間隔期間可保持恆定。在一些實例中，均衡電壓420-a及420-b之至少一者(若非兩者)在此間隔期間可增加至VCC。在間隔470開始時，在一些情況中，此可與增加電壓以起始一目標數位線之一預充電使得該目標數位線具有基於均衡電壓420-a及420-b之一特定電壓相關，如下文中關於群組C論述。 在間隔475期間，隔離電壓425可增加至VCCP。在一些實例中，此可對應於藉由經由一閘或其他組件撤銷起始隔離器而解除隔離一感測組件。回應於字線第二次啟動，字線電壓415可在一第二時間增加至VCCP。此字線啟動可起始與鐵電記憶體單元之一極化相關聯之一電荷之轉移。在一些實例中，對應於均衡電壓420-a及420-b之一或多個均衡器或均衡器件最初可以一VCC電壓開始，其中一第一均衡器(EQ_A)之均衡電壓自VCC轉變至接地，接著一第二均衡器(EQ_B)之均衡電壓自VCC轉變至接地。在一些情況中，字線電壓415、均衡電壓420-a及420-b及隔離電壓425可在此間隔之剩餘時間內保持恆定。替代地，在其他實例中，至少一些此等電壓可在此間隔期間變化。 在間隔480期間，在一些實例中，均衡電壓420-a及420-b之至少一者可在此間隔期間增加至VCC。在一些情況中，字線電壓415及隔離電壓425可保持恆定。 在間隔485期間，字線電壓415自VCCP降低至VNWL或降低至一接地電壓。此字線撤銷啟動限制與鐵電記憶體單元相關聯之一電荷之轉移。在一些實例中，隔離電壓425及均衡電壓420-a及420-b在此間隔期間可保持恆定。 第二，論述圖4A中展示之中間時序操作(群組B)。NSA信號可包含一高啓用信號，其提供一接地供應且幫助基於不同參數起始感測組件電壓至接地。在一些情況中，NSA信號起始數位電壓差量至接地供應之放大。PSA_F可包含幫助起始感測組件電壓至一增加值之一低啓用信號。 在一些實例中，NSA電壓430-b及PSA_F電壓430-a可相關。在一些情況中，如圖4A中展示，電壓430-a及430-b可逆相關。舉例而言，在間隔470期間，NSA電壓430-b可自一接地電壓或一參考電壓增加至一高電壓電力軌值(例如，VMSA)。如描繪，基於一或多個組件之操作，NSA電壓430-b及PSA_F電壓430-a可按類似速率且在類似時間增大及減小。在一些情況中，此等電壓之一者可基於另一者增大或減小，或兩者可在類似時間、在一相同週期期間或同時變化。 第三，論述圖4A中展示之底部時序操作(群組C)。在一些實例中，時序操作可尤其基於一或多個電荷之一或多個極性。僅作為一個實例，可以圖4A之群組C展示之時序操作可基於具有一第一極性(例如，一負極性)之一第一電荷及具有一不同極性(例如，一正極性)之一第二電荷。在一些情況中，與鐵電記憶體單元之一介電質相關聯之一第一電荷可具有一負極性，且與鐵電記憶體單元之一極化相關聯之第二電荷可具有一正極性。此外，參考圖4A展示且描述之至少一些對應時序操作可基於此等電荷之極性。 此等時序操作可與一感測組件節點(例如，一內部節點)之元件及至少部分定位在一感測組件內之數位線(例如，一第一目標數位線、一第二參考數位線)相關。在一些實例中，與一感測組件節點之一第一元件相關之一電壓(例如，435-a)可對應於SA_NODE_A且與感測組件節點之一第二元件相關之一電壓(例如，435-b)可對應於SA_NODE_B，如圖4A中描繪。在一些實例中，與一感測組件節點之一第一數位線相關之一電壓(例如，440-a)可對應於DL_A且與一感測組件節點之一第二數位線相關之一電壓(例如，440-b)可對應於DL_B，如圖4A中描繪。 中間電壓455之一個實例可包含小於VMSA 450但大於接地之一值。在一些情況中，中間電壓455可與VMSA 450相關，諸如為VMSA/2或某一其他值。在一些情況中，中間電壓455可為與一或多個單元板極之電壓相關聯之一電壓或與該電壓相關。 在間隔460期間，可撤銷啟動一或多個均衡器或均衡器件(例如，EQ_A及/或EQ_B，如上文描述)，此可允許數位線電壓440-a或數位線電壓440-b在無處於或近似處於中間電壓455 (例如，VMSA/2)之一啟動電壓源(例如，浮動)之情況下具有一近似恆定電壓。在一些情況中，數位線電壓440-a或數位線電壓440-b可基於一或多個操作或條件而自此浮動電壓降低。 在間隔465期間，數位線電壓440-a可自VI降低且保持恆定或近似恆定。在一些情況中，數位線電壓440-b可至少部分基於一WL之一啟動及WL之一增加電壓(例如，字線電壓415)而降低。在一些情況中，DL_A及DL_B可在無低於中間電壓455 (例如，VMSA/2)之一啟動電壓源(例如，浮動)之情況下具有一近似恆定電壓。 在間隔470期間，SA_NODE_A及SA_NODE_B可經啟動以感測已轉移至感測組件且由感測組件接收之一電荷。在一些實例中，此可在一字線已經啟動、撤銷啟動或兩者之後。在一些實例中，節點電壓435-a可降低至一參考電壓或一接地電壓。在一些實例中，節點電壓435-b可增加至一高電壓電力軌值(例如，VMSA)，其可為感測組件(例如，一感測放大器)之一操作電壓。在一些實例中，可在其他操作期間或之後輸出已經轉移之電荷。舉例而言，最初可在一感測組件處接收電荷(例如，一介電電荷)，可在執行其他操作(諸如一感測或判定與鐵電記憶體單元之一極化相關聯之一電荷或條件)時轉移經感測之初始值(例如，狀態1、狀態0)。在一些情況中，電荷(例如，介電電荷)可在其已經感測之後自動或立即轉移。在一些情況中，電荷(例如，介電電荷)可在一些情況中在判定或感測與鐵電記憶體單元之一極化相關聯之一第二電荷之前、期間或之後轉移。此可允許在執行其他操作(例如，與鐵電記憶體單元之一極化相關聯之一第二電荷之感測)時基於電荷(例如，介電電荷)之同時或至少重疊轉移之更快處理。 在一些實例中，基於一電荷(例如，一介電電荷)之感測，可執行一回寫或刷新操作。在一些情況中，當使用揮發性記憶體或一揮發性記憶體元件時，可能需要執行刷新以避免揮發性記憶體單元之放電。如間隔470及475中展示，在感測電荷之後，此電荷可經重寫(自動地、在儲存於一鎖存器或其他器件中之後，或基於另一條件)以將感測值或狀態回寫至一記憶體單元或刷新儲存值或狀態(例如，基於使用揮發性記憶體或一記憶體元件)。在一些情況中，僅圖4A之不同間隔中展示之操作之一部分可經執行作為一回寫或一刷新操作之部分，包含基於本文中論述之本發明之態樣之間隔460至475 (等等)之操作。 在間隔475期間，節點電壓435-b、數位線電壓440-b及數位線電壓440-a之至少一些者可降低至一參考電壓或一接地電壓。在一些情況中，此可基於一隔離電壓(例如，隔離電壓425)增加，其可與藉由經由一閘或其他組件撤銷起始隔離器而解除隔離一感測組件相關。在一些情況中，此可基於啟動一感測放大器，其可至少部分對應於感測放大器節點電壓435-a及435-b。 亦在間隔475期間，數位線電壓440-b及數位線電壓440-a可隨時間增加。在一些情況中，此增加可為非恆定或階梯式，如圖4A中展示。在一些情況中，此增加可基於一字線之啟動，或與NSA信號及PSA_F信號(例如，PSA_F電壓430-a、NSA電壓430-b)相關之一或多個組件之啟動及撤銷啟動。如展示，在間隔475期間，數位線電壓440-b及數位線電壓440-a分別增加及降低。在一些情況中，此等變化可基於轉移至數位線(例如，DL_A及DL_B)之一鐵電電荷。在一些情況中，數位線電壓440-b可增加至一高電壓電力軌值(例如，VMSA)，且數位線電壓440-a可降低至一參考電壓(例如，一接地電壓)。 在一些實例中，至少部分基於來自記憶體單元之一電荷(例如，一介電電荷)及一極化相關電荷之一極性，可執行一寫入操作。在一些實例中，此寫入操作可包含：在一第一時間存取一單元以判定一介電電荷之一極性(如上文參考間隔465及/或其他間隔描述)；儲存經判定介電電荷極性；存取一單元以判定來自記憶體單元之一極化相關電荷(如上文參考間隔475及/或其他間隔描述)；及將經判定介電電荷極性及極化電荷寫入至一單元。在一些情況中，可相對於自其判定此等值之相同第一單元、可與第一單元電子通信之一不同單元、其他單元或一些組合發生寫入經判定介電電荷極性及極化電荷。在一些情況中，此寫入操作可包含在一第一時間將經判定介電電荷極性寫入至一記憶體單元及在一第二時間將經判定極化電荷寫入至記憶體單元。在一些實例中，此等第一及第二時間可基於其他操作而在時間上同時、重疊、連續或分開。在其他實施例中，多層級感測及存取(如參考本發明之態樣描述)可允許基於介電電荷及極化電荷及/或任一(些)相關聯極性之某一組合感測至少三個邏輯值，且將至少一些(或全部)多層級記憶體資訊回寫至相同單元。替代地或額外地，在一些情況中，基於介電電荷及極化電荷及/或任一(些)相關聯極性之某一組合之一多層級寫入可促進將多層級記憶體資訊寫入至不同於最初含有多層級記憶體資訊之記憶體單元之一第二相異記憶體單元。 在一些實例中，在間隔460、465、470及間隔475之一第一部分期間發生之操作可與在一感測組件處感測與鐵電記憶體單元之一介電質相關聯之一第一電荷相關。在一些實例中，在間隔475之一第二部分期間發生之操作可與在一感測組件處感測與鐵電記憶體單元之一極化相關聯之一第二電荷相關。 在間隔480及485期間，數位線電壓440-a可增加至中間電壓455且數位線電壓440-b可降低至中間電壓455。在一些實例中，此等電壓變化可基於撤銷啟動一WL及如上文論述之一字線電壓(例如，字線電壓415)之一對應降低。在一些實例中，在間隔480及485期間發生之操作可與還原與鐵電記憶體單元之一介電質相關聯之一第一電荷及與鐵電記憶體單元之一極化相關聯之一第二電荷之至少一者相關。 如圖4B中展示，時序圖400-b描繪軸405上之電壓及軸410上之時間。因此，可在時序圖400-b上表示依據時間而變化之各種組件之電壓。舉例而言，時序圖400-b包含字線電壓415、均衡電壓420-a及420-b及隔離電壓425。時序圖400-b亦可包含供應電壓445 (VCC)、PSA_F電壓430-a、NSA電壓430-b、感測放大器節點電壓435-a及435-b、感測放大器供應電壓450、中間電壓455及感測放大器數位線電壓440-a及440-b。時序圖400-b描繪參考圖5等等描述之方塊圖500中展示之組件之一例示性操作。此處參考包含圖2、圖5及圖6等等之其他圖之組件描述圖4B。作為一個實例，SA_Node_A及SA_Node_B可為包含於一感測組件(例如，一感測放大器)內之線。在一些實例中，一隔離器(例如，一開關)可經定位在一感測組件(例如，一感測放大器)與一記憶體單元(例如，鐵電記憶體單元)之間且促進感測組件與一數位線之隔離。作為另一實例，一均衡器(例如，一均衡器件、一線性均衡(LEQ)器件)可經定位在一感測組件(例如，一感測放大器)與一記憶體單元(例如，鐵電記憶體單元)之間且促進一數位線之一電壓之均衡以促進在一或多個操作期間跨一記憶體單元之一設計電壓差。為便於表示，接近零之電壓可偏離軸410；在一些情況中，此等電壓可等於或近似等於零。圖4B亦包含間隔460、465、470、475、480及485。提供此等例示性間隔以論述時序圖400-b中展示之操作。然而，在其他實例中，可基於不同應用修改或改變操作之此等間隔及相關聯時序。 在論述時序圖400-b時，除非另有說明，否則與電壓及時間相關之描述可為近似的。描述具有一特定電壓之一組件可為確切的或組件可具有近似值之一電壓。此外，為便於描繪及描述，時序圖400-b將電壓描繪為近似特定值。一般技術者應認知，預期基於應用之修改或變動。 可在時序圖400-b中展示之操作之前發生特定操作，且此圖式不僅限於所展示之操作及資訊。如上文關於圖4A論述，可使用各種單元板極技術。 除非另有說明，否則與圖4A相關之描述及揭示內容亦適用於圖4B。但在特定應用中，與圖4B相關之描述或操作可脫離與圖4A相關之描述及揭示內容，此係特別預期的。為了簡潔起見，與圖4B之群組A及群組B相關之論述在此處不重複，且可類似於關於圖4A之論述。類似特徵、揭示內容及描述可適用於圖4B之群組A及群組B。 此處，論述圖4B中展示之底部時序操作(群組C)。在一些實例中，時序操作尤其可基於一或多個電荷之一或多個極性。僅作為一個實例，可以圖4B之群組C展示之時序操作可基於具有一第一極性(例如，一正極性)之一第一電荷及具有一第二極性(例如，一正極性、一負極性)之一第二電荷。在一些情況中，在一感測放大器處之與鐵電記憶體單元之一介電質相關聯之一第一電荷可具有一正極性且在一感測放大器處之與鐵電記憶體單元之一極化相關聯之第二電荷可具有一負極性。在一些情況中，在一感測放大器處之與鐵電記憶體單元之一介電質相關聯之一第一電荷可具有一正極性且在一感測放大器處之與鐵電記憶體單元之一極化相關聯之第二電荷可具有一正極性。在其他實例中，可使用其他極性值及組合。此外，參考圖4B展示且描述之對應時序操作可基於此等電荷之極性。 此等時序操作可與一感測組件節點(例如，一內部節點)之元件及至少部分定位在一感測組件內之數位線(例如，一第一目標數位線、一第二參考數位線)相關。更明確言之，在一些實例中，與一感測組件節點之一第一元件相關之一電壓可對應於與包含於一感測組件(例如，一感測放大器)內之一數位線相關之SA_NODE_A且與感測組件節點之一第二元件相關之一電壓可對應於與包含於一感測組件(例如，一感測放大器)內之一數位線相關之SA_NODE_B，如圖4A中描繪。在一些實例中，與一感測組件節點之一第一數位線相關之一電壓可對應於DL_A且與一感測組件節點之一第二數位線相關之一電壓可對應於DL_B，如圖4A中描繪。 在間隔460期間，可撤銷啟動一或多個均衡器或均衡器件(例如，EQ_A及/或EQ_B，如上文描述)，此允許數位線電壓440-a及數位線電壓440-b在無處於或近似處於中間電壓455 (例如，VMSA/2)之一啟動電壓源(例如，浮動)之情況下具有一近似恆定電壓。在一些情況中，數位線電壓440-a或數位線電壓440-b可降低。在一些情況中，中間電壓455係用於DL_A及DL_B之一預充電電壓。 在間隔465期間，數位線電壓440-b及數位線電壓440-a可至少部分基於一WL之一啟動及WL之一增加電壓(例如，字線電壓415)而保持近似恆定。DL_A及DL_B可在無相對於中間電壓455 (例如，VMSA/2)之一啟動電壓源(例如，浮動)之情況下各自具有一近似恆定電壓。 在間隔470期間，SA_NODE_A及SA_NODE_B可經啟動以感測已轉移至感測組件且由感測組件接收之一電荷。在一些實例中，此可在一字線已經啟動及/或撤銷啟動之後。在一些實例中，節點電壓435-a可降低至一參考電壓或一接地電壓。在一些實例中，節點電壓435-b可增加至一高電壓電力軌值(例如，VMSA)，其可與感測組件之一電壓相關。 在間隔475期間，節點電壓435-a、數位線電壓440-b及數位線電壓440-a之至少一些者可降低至一接地電壓。在一些情況中，可基於在第二次啟動一字線之前數位線電壓440-b及數位線電壓440-a降低至一接地電壓而促進一電荷(例如，一極化電荷)轉移。在一些情況中，數位線電壓之降低可基於一隔離電壓(例如，隔離電壓425)增加，其可對應於藉由經由一閘或其他組件撤銷起始隔離器而解除隔離一感測組件。亦在間隔475期間，數位線電壓440-b及數位線電壓440-a可隨時間增加。在一些情況中，此增加可為非恆定或階梯式，如圖4B中展示。在一些情況中，此增加可基於一字線(例如，字線電壓415)之啟動，或與NSA及PSA_F (例如，PSA_F電壓430-a、NSA電壓430-b)相關之一或多個組件之啟動及撤銷啟動。如展示，在間隔475期間，數位線電壓440-a及數位線電壓440-b可分別增加及降低，其中數位線電壓440-a可增加至一高電壓電力軌值(例如，VMSA)，且數位線電壓440-b可降低至一參考電壓(例如，一接地電壓)。 在一些實例中，在間隔460、465、470及間隔475之一第一部分期間發生之操作可與在一感測組件處感測與鐵電記憶體單元之一介電質相關聯之一第一電荷相關。在一些實例中，在間隔475之一第二部分期間發生之操作可與在一感測組件處感測與鐵電記憶體單元之一極化相關聯之一第二電荷相關。在一些實例中，在間隔470期間發生之操作可與還原與鐵電記憶體單元之一介電質相關聯之一第一電荷相關。 在間隔480及485期間，數位線電壓440-a可增加至中間電壓455且數位線電壓440-b可降低至中間電壓455。在一些實例中，此等電壓變化可基於撤銷啟動一字線及如上文論述之一字線電壓(例如，字線電壓415)之一對應降低。在一些實例中，在間隔480及485期間發生之操作可與還原與鐵電記憶體單元之一介電質相關聯之一第一電荷相關。 圖5展示根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一記憶體陣列100-a之一方塊圖500。記憶體陣列100-a可被稱為一電子記憶體裝置且可包含記憶體控制器140-a及記憶體單元105-b，其等可為參考圖1及圖2描述之記憶體控制器140及記憶體單元105之實例。記憶體控制器140-a可包含偏壓組件510及時序組件515且可如在圖1至圖3及圖6等等中描述般操作記憶體陣列100-a。記憶體控制器140-a可與字線110-b、數位線115-b、感測組件125-b、板極線210-a、隔離器530及均衡器535電子通信，其等可為參考圖1、圖2、圖4A、圖4B等等描述之字線110、數位線115、感測組件125、板極線210、具有(若干)隔離電壓425之隔離器或隔離器件、具有(若干)均衡電壓420-a及420-b之均衡器或均衡器件之實例。記憶體陣列100-a亦可包含參考組件520及鎖存器525。記憶體陣列100-a之組件可彼此電子通信且可執行參考圖1至圖3、圖4A及圖4B等等描述之功能。在一些情況中，參考組件520、感測組件125-b、鎖存器525及其他組件可為記憶體控制器140-a之組件。 記憶體控制器140-a可經組態以藉由將電壓施加至字線110-b、板極線210-a或數位線115-b而啟動彼等各種節點。舉例而言，偏壓組件510可經組態以施加一電壓以操作記憶體單元105-b以讀取或寫入記憶體單元105-b，如上文描述。在一些情況中，記憶體控制器140-a可包含一列解碼器、行解碼器或兩者，如參考圖1描述。此可使記憶體控制器140-a能夠存取一或多個記憶體單元105。偏壓組件510亦可提供電壓電位至參考組件520以便產生用於感測組件125-b之一參考信號。此外，偏壓組件510可提供用於感測組件125-b之操作之電壓電位。 在一些情況中，記憶體控制器140-a可使用時序組件515來執行其操作。舉例而言，時序組件515可控制各種字線選擇或板極偏壓之時序(包含用於切換及電壓施加之時序)以執行本文中論述之記憶體功能，諸如讀取及寫入。在一些情況中，時序組件515可控制偏壓組件510之操作。 在一些實例中，參考圖5以及本發明中之其他圖及描述來描述一電子記憶體裝置。在一些實例中，此裝置可包含：一鐵電記憶體單元；一字線，其與該鐵電記憶體單元電子通信；一感測放大器，其經由數位線而與該鐵電記憶體單元電子通信；及一控制器，其與該鐵電記憶體單元、該字線及該感測放大器電子通信。在一些實例中，控制器可操作以：啟動字線以將一介電電荷轉移至感測放大器；隔離感測放大器；撤銷啟動字線；第一次啟動感測放大器；啟動字線以將一極化電荷轉移至感測放大器；及第二次啟動感測放大器。 在一些實例中，控制器亦可操作以執行額外或較少操作。在一些實例中，此控制器可操作以起始將介電電荷儲存在與感測放大器電子通信之一鎖存器中。在一些實例中，此控制器可操作以至少部分基於介電電荷或極化電荷或兩者而起始對鐵電記憶體單元之一回寫操作。在一些實例中，此控制器可操作以至少部分基於定位在感測放大器或一鎖存器或兩者中之一電荷而起始對鐵電記憶體單元之一回寫操作。 參考組件520可包含用來產生感測組件125-b之一參考信號之各種組件。參考組件520可包含經組態以產生一參考信號之電路。在一些情況中，參考組件520可為其他鐵電記憶體單元105。在一些實例中，參考組件520可經組態以輸出具有介於兩個感測電壓之間之一值之一電壓，如參考圖3描述。或參考組件520可經設計以輸出一虛擬接地電壓(即，近似0 V)。 感測組件125-b可比較(透過數位線115-b)來自記憶體單元105-b之一信號與來自參考組件520之一參考信號。在判定邏輯狀態(例如，三個或三個以上可能值之一第一預定義邏輯值)後，感測組件接著可將輸出儲存於鎖存器525中，其中該輸出可根據一電子器件(記憶體陣列100-a係一部分)之操作而使用。 感測組件125-b可包含一或多個節點(例如，一內部節點)及至少部分定位在一感測組件內之一或多個數位線(例如，一第一目標數位線、一第二參考數位線)。在一些實例中，與一感測組件節點之一第一元件相關之一電壓可對應於SA_NODE_A且與感測組件節點之一第二元件相關之一電壓可對應於SA_NODE_B，如上文論述且在圖4A及圖4B中描繪。在一些實例中，與一感測組件節點之一第一數位線相關之一電壓可對應於DL_A且與一感測組件節點之一第二數位線相關之一電壓可對應於DL_B，如上文論述且在圖4A及圖4B中描繪。在一些實例中，可使用一簡化感測組件，其無需更複雜實施方案或佈局，從而避免與其他替代品(例如，節距間多工感測放大器)相關聯之額外成本及約束。在一些情況中，此簡化感測組件可類似於DRAM記憶體應用中使用之感測組件。 在一些實例中，支援用於鐵電記憶體之多層級存取、感測及其他操作之一記憶體陣列或其他裝置可包含一平衡感測組件佈局。在一些情況中，此平衡感測組件佈局可包含將一或多個隔離器定位於一陣列之一端上及將一或多個均衡器定位於對應隔離器之外部。在一些情況中，可使用具有相異性質之一鐵電電容器來促進用於鐵電記憶體之多層級存取、感測及其他操作。除其他性質以外，此電容器可在一或多個電壓(例如，1.2 V操作)下提供低介電質洩漏、高介電質電容及/或高極化電容。在一些情況中，此等性質(例如，電容)之一或多者可具有近似介於5與20毫微微法拉之間之一值，但亦預期其他變動。 隔離器530可包含一或多個組件以使感測組件125-b隔離而避免與記憶體陣列100-a之一或多個組件電子通信。在一些情況中，隔離器530可為或包含一開關或防止電子流往返於感測組件125-b之另一組件。在一些情況中，隔離器530可藉由來自記憶體控制器140-a之一或多個信號啟動以使感測組件125-b與記憶體陣列100-a之一或多個組件(諸如數位線115-b、均衡器535或其他)隔離。在一些情況中，隔離器530可在感測組件125-b自記憶體單元105-b接收一第一電荷之後隔離感測組件125-b。此隔離可基於感測組件125-b接收與鐵電記憶體單元之一介電質相關聯之一第一電荷，及隔離第一電荷以保存第一電荷且起始所描述或基於圖4A及圖4B中之時序功能之其他功能。 均衡器535可包含一或多個組件以均衡記憶體陣列100-a之一或多個組件之電壓。在一些情況中，均衡器535可為或包含一均衡器件或一LEQ器件。均衡器535可影響一或多個數位線之一電壓至一第一位準以促進在一或多個操作期間跨一鐵電電容器之一經設計電壓差。在一個實例中，控制信號(例如，一線性均衡信號)可用於藉由增加或降低施加至一切換組件之一線性均衡電壓而啟動或撤銷啟動均衡器535。在一些情況中，可使用均衡器535以將一數位線電壓保持在一值或在未使用一數位線時防止該數位線之電壓浮動。 均衡器535可為或包含一或多個開關或電晶體(例如，一場效電晶體(FET))。如參考圖4A及圖4B展示且描述，均衡器535可影響感測組件數位線(例如，DL_A、DL_B)及一記憶體單元或一記憶體陣列之其他組件之一或多個操作。在一些情況中，均衡器535可藉由來自記憶體控制器140-a之一或多個信號啟動以均衡記憶體陣列100-a之一或多個組件。在一些情況中，均衡器535可經啟動以將一目標數位預充電至一第一電壓值(例如，接地)，且均衡器535可獨立於隔離器530而操作。在一些情況中，除包含所描述或對應於圖4A及圖4B中之時序操作之其他操作以外，均衡器535亦可在隔離一感測組件(例如，感測組件125-b)時將一目標數位充電至一第一電壓值。 在一些實例中，可執行一或多個操作以用於鐵電記憶體之多層級存取、感測及其他操作。下文描述例示性方法及技術，但此等方法及技術可經重新排序、修改、改變，或組合或省略一些操作。如描述，此等操作可經執行且與圖2至圖6等等中之論述、時序操作及組件相關。 在一些實例中，一記憶體陣列(例如，記憶體陣列100-a)之一些組件可經偏壓至VMSA/2之一初始電壓。此等組件可包含一單元板極、一目標數位線及一參考數位線等等。在一些情況中，目標數位線可在一段時間內浮動(例如，移除一電壓源或電壓驅動器)且一參考數位線可被拉至低於一初始值(例如，低於VMSA/2)之一參考電壓。接著，在一些情況中，可啟動一字線(例如，字線110-b)，此可至少部分導致與鐵電記憶體單元(例如，記憶體單元105-b)之一介電質相關聯之一第一電荷自記憶體單元轉移至目標數位線上且由一感測組件(例如，感測組件125-b)接收。 在一些情況中，在接收第一電荷之後，感測組件可被隔離(例如，使用一隔離器，諸如隔離器530)。在一些情況中，此隔離可基於關閉一或多個隔離閘。接著，在一些情況中，感測組件可經啟動(例如，起動)以分離與一感測放大器節點相關之數位線。因此，具有高於一第一臨限值之一介電電荷之一數位將使其電壓增加至VMSA，且具有低於一第一臨限值之一介電電荷之一數位將使其電壓降低至接地。在一些情況中，與不同數位相關之不同單元或其他組件可保持或儲存不同極性。舉例而言，在一些情況中，與VMSA電壓數位相關之一單元可保持一個極化類型(例如，正)。在一些情況中，與接地電壓數位相關之一單元可保持一或多個極化類型(例如，正、負)。在一些情況中，第一電荷可經保持或儲存於一或多個鎖存器(例如，525)中，鎖存器可包含於感測組件中或與感測組件電子通信。 作為另一實例，且如參考本發明之態樣論述，一記憶體單元可允許至少一個狀態為揮發性(例如，與介電質資訊相關)，且至少一個狀態為非揮發性(例如，與極化相關)。在一些情況中，一記憶體單元可允許與一介電電荷相關之兩個狀態(例如(舉例而言)充電或放電)為揮發性，且可允許與一鐵電組件之極化相關之一個狀態為非揮發性。 如上文論述，此可允許基於揮發性儲存之操作，從而允許基於一第一感測電荷(例如，介電質)立即、自動或以其他方式提供資訊之一第一位元，同時潛在地執行與其他多層級記憶體資訊(諸如一極化相關電荷)相關之額外操作。在一些替代例中，使用極化相關電荷及介電質相關電荷提供一三態記憶體單元。在一些情況中，使用此類型之單元允許兩個狀態(例如，與極化相關之狀態)為非揮發性，其中一個狀態(例如，與介電質相關之狀態)為揮發性。 在一些情況中，額外資訊(例如，與揮發性記憶體儲存及資訊相關)可自一單獨記憶體陣列或記憶體單元之一或多個組件上載或傳遞至記憶體陣列100-a之一或多個組件。舉例而言，在一些情況中，不同記憶體單元可儲存兩個、一或多個非揮發性位元(例如，在斷電期間)。在一些情況中，兩個單元之至少一者可儲存一個揮發性位元，其可基於記憶體單元之一者或可自另一記憶體單元或其他陣列組件轉移或傳遞，從而允許在不同記憶體單元當中共用一揮發性記憶體位元。 作為與多層級存取、感測、讀取及/或寫入相關之技術之一個實例，下列表格描述用於兩個不同單元之各種編碼案例。在此實例中，展示與一或多個單元相關之與一第一電荷(例如，介電質)相關之不同感測值及與一第二電荷(例如，極化電荷)相關之不同感測值及極性。一個單元狀態(例如，「c」)可與一介電電荷之狀態及經感測介電電荷是否被充電或放電相關。另一單元狀態(例如，「d」)可與一極化電荷之狀態及經感測極化電荷是否被充電或放電以及與極化電荷相關聯之一極化(例如，＋或－)相關。在一些實例中，至少一個位元可為非揮發性且至少一個位元可為揮發性。根據本發明之各種態樣之各種編碼案例可包含：

在一些實例中，如使用本發明之態樣描述，當存取一單元時，最高有效位元可在執行任何其他操作之前立即或即刻可用(例如，當兩個單元之一者處於一介電質充電狀態時)於一或多個操作(例如，回寫、刷新)且最高有效位元可在執行其他操作時輸出或轉移。在一些情況中，一旦啟動感測組件(例如，一感測放大器)，最高有效位元便可立即、迅速或即刻可用。 在一些情況中，字線可被撤銷啟動，此可在感測組件被隔離時發生。接著，在一些情況中，目標數位可獨立於隔離器(例如，在隔離器外部)預充電至接地。在一些情況中，可藉由一或多個均衡器或LEQ器件(例如，均衡器535)執行此預充電。均衡器相對於隔離器之此定位可允許經由一經隔離感測組件執行之一感測操作同時操作製備一數位線以供啟動以轉移與記憶體單元之一極化相關聯之一電荷。 在一些情況中，單元板極接著可自一第一電壓(例如，VMSA/2)啟動(例如，起動)至一第二更高電壓(例如，VMSA)。可在一均衡器將一或多個數位保持於或偏壓至一參考電壓(例如，接地)時執行啟動單元板極。在一些情況中，以此方式啟動單元板極可增大將自鐵電記憶體單元輸出之一第二電荷。替代地，在一些情況中，單元板極電壓在與一第二電荷相關之操作期間可維持在VMSA/2，且多個單元板極可連接或「連結」在一起，此可減少單元板極雜訊等。 在一些情況中，感測組件可被撤銷啟動，感測組件可被解除隔離(例如，重新附接)，且一個均衡器(例如，一目標相關LEQ)亦可被撤銷啟動。另外，可第二次啟動一字線，且一參考電壓可經驅動至一參考數位電壓。 替代地，在一些情況中，若一單元板極自VMSA/2驅動至VMSA，且單元板極參考至接地，則單元板極可自VMSA脈衝回至VMSA/2且可使用處於或近似處於VMSA/2之一參考。在一些情況中，此替代操作可允許使用VMSA/2之一參考電壓而不必將電壓驅動回至接地，此節省電力且提供其他優勢。 在一些情況中，第二次啟動數位線可至少部分導致與鐵電記憶體單元(例如，記憶體單元105-b)之一極化相關聯之一第二電荷自記憶體單元轉移至目標數位線上且由一感測組件接收。接著，在一些情況中，感測組件可經第二次啟動(例如，起動)以分離與一感測放大器節點相關之數位。因此，具有具一第一極性(例如，負)之一極化相關電荷之一數位將會把數位線電壓驅動至一第一值(例如，VMSA)，且具有具一第二極性(例如，正)之一極化相關電荷之一數位將會把數位線電壓驅動至一第二值(例如，接地)。 在一些實例中，若一單元板極電壓保持在或近似VMSA/2 (如上文描述)，則將極化電荷自記憶體單元轉移至目標數位線上將已還原記憶體單元之極化。但，若單元板極經驅動至VMSA (如上文描述)，則一些記憶體邏輯狀態或值可已經還原且其他記憶體邏輯狀態或值可尚未還原。作為一個實例，若單元板極經驅動至VMSA，則可已還原對應於與一極化相關電荷相關之一第一儲存邏輯狀態或值(例如，1)之極化，但可尚未還原對應於與一極化相關電荷相關之一第二儲存邏輯狀態或值(例如，邏輯值0、三個或三個以上可能值之一第一預定義邏輯值)之極化。且，在一些情況中，為還原或回寫對應於第二儲存邏輯狀態或值之極化，將電壓自一第一值驅動至一第二值(例如，自VMSA至接地)且接著驅動至一中間值(例如，VMSA/2)之一單元板極電壓脈衝可還原或回寫第二儲存邏輯狀態或值之極化。根據本發明之態樣，可在相關週期期間發生一或多個寫入操作。舉例而言，在一些情況中，與一第一電荷(例如，一介電電荷)相關聯之資訊及與一第二電荷(例如，一極化相關電荷)相關聯之資訊可各自回寫至原始記憶體單元(及/或在一些情況中回寫至另一記憶體單元)。可同時、串列、連續、並列、在一重疊週期期間或基於某一其他關係發生此等寫入操作。在一些情況中，第一電荷或第二電荷之至少一者是否回寫至一記憶體單元可取決於電容器之一放電狀態。在一些實例中，若一電容器經放電，則可發生一電荷之一回寫操作。在其他操作中，若一電容器未經放電，則可不發生一電荷之一回寫操作。替代地或額外地，若一電容器未經放電，但已經過一預定週期，則可發生一電荷之一回寫操作以刷新電容器。 在一些情況中，在一預充電操作之前，保持或儲存第一電荷之鎖存器可經啟動以取決於第一電荷之一極性而將目標數位驅動至一電壓位準。舉例而言，保持或儲存第一電荷之鎖存器可經啟動以基於第一電荷之一第一極性(例如，正)而將目標數位驅動至第一較高電壓位準(例如，VMSA/2)。替代地，保持或儲存第一電荷之鎖存器可經啟動以基於第一電荷之一第一極性(例如，負)而將目標數位驅動至第二較低電壓位準(例如，接地)。 接著，在第一電荷及第二電荷之各者已經還原或回寫至記憶體單元之後，字線可被撤銷啟動，且數位線可被帶至一類似或相同電壓值或位準(例如，VMSA/2)。在一些情況中，一寫入操作可基於設定一記憶體單元之一極化狀態、一介電質狀態或該兩者，或藉由使用單元或組件選擇翻轉一或多個數位。 在一些實例中，參考圖5以及本發明中之其他圖及描述來描述一電子記憶體裝置。在一些實例中，此裝置可包含：一鐵電電容器，其儲存一介電電荷及一極化電荷；一感測放大器，其經由一數位線而與該鐵電電容器電子通信；及一鎖存器，其儲存介電電荷且與該感測放大器電子通信。在其他實例中，此裝置可包含其他組件或可省略一些此等元件。在一些情況中，裝置可包含定位在數位線與感測放大器之間之一電子通信路徑中之至少一個均衡器。 在一些情況中，裝置可包含定位在數位線與感測放大器之間之電子通信路徑中之至少一個隔離器。在一些情況中，至少一個均衡器及至少一個隔離器經組態以彼此獨立地操作。在其他情況中，至少一個均衡器及至少一個隔離器經組態以彼此相依地操作。 圖6圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一系統600。系統600包含一器件605，其可為或包含用來連接或實體支撐各種組件之一印刷電路板。器件605包含一記憶體陣列100-b，其可為參考圖1及圖5描述之記憶體陣列100之一實例。在各種實例中，器件605可為一電腦、膝上型電腦、筆記型電腦、桌上型電腦、行動電話、可佩戴器件(例如，智慧型手錶、心率監測器)、另一類型攜帶型電子器件或類似者。記憶體陣列100-b可含有記憶體控制器140-b及一或多個記憶體單元105-c，其等可為參考圖1及圖5描述之記憶體控制器140及參考圖1、圖2及圖5描述之記憶體單元105之實例。器件605亦可包含一處理器610、BIOS組件615、一或多個周邊組件620及輸入/輸出控制組件625。器件605之組件可透過匯流排630彼此電子通信。 處理器610可經組態以透過記憶體控制器140-b操作記憶體陣列100-b。在一些情況中，處理器610可執行參考圖1及圖5描述之記憶體控制器140或140-a之功能。在其他情況中，記憶體控制器140-b可經整合至處理器610中。處理器610可為一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件，或其可為此等類型之組件之一組合，且處理器610可執行本文中描述之各種功能，包含起始或促進用於鐵電記憶體之多層級存取、感測及其他操作之至少一些操作。舉例而言，處理器610可經組態以實行儲存於記憶體陣列100-b中之電腦可讀指令以使器件605執行各種功能或任務。 BIOS組件615可為包含經操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體組件，其可初始化並運行系統600之各種硬體組件。BIOS組件615亦可管理處理器610與各種組件(例如，周邊組件620、輸入/輸出控制組件625等)之間之資料流。BIOS組件615可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。 一或多個周邊組件620之各者可為經整合至器件605中之任何輸入或輸出器件，或此等器件之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、USB控制器、一串列或並列埠或周邊卡槽(諸如周邊組件互連件(PCI)或加速圖形埠(AGP)槽)。 輸入/輸出控制組件625可管理處理器610與一或多個周邊組件620、輸入器件635或輸出器件640之間之資料通信。輸入/輸出控制組件625亦可管理未經整合至器件605中之周邊設備。在一些情況中，輸入/輸出控制組件625可表示至外部周邊設備之一實體連接或埠。 輸入635可表示器件605外部之一器件或信號，其提供輸入至器件605或其組件。此可包含一使用者介面或與其他器件之介面或其他器件之間之介面。在一些情況中，輸入635可為經由一或多個周邊組件620而與器件605介接或可藉由輸入/輸出控制組件625管理之一周邊設備。 輸出640可表示器件605外部之一器件或信號，其經組態以自器件605或其組件之任一者接收輸出。輸出640之實例可包含一顯示器、音訊揚聲器、一印刷器件、另一處理器或印刷電路板等。在一些情況中，輸出640可為經由(若干)周邊組件620而與器件605介接或可藉由輸入/輸出控制組件625管理之一周邊設備。 記憶體控制器140-b、器件605及記憶體陣列100-b之組件可由經設計以實行其等功能之電路組成。此可包含經組態以實行本文中描述之功能之各種電路元件，舉例而言，導電線、電晶體、電容器、電感器、電阻器、放大器或其他作用或非作用元件。 在一些實例中，記憶體陣列100-b可包含用於啟動與一鐵電記憶體單元電子通信之一字線以將一介電電荷轉移至經由一數位線與鐵電記憶體單元電子通信之一感測放大器之構件。在一些實例中，記憶體陣列100-b可包含用於隔離感測放大器之構件。在一些實例中，記憶體陣列100-b可包含用於撤銷啟動字線之構件。在一些實例中，記憶體陣列100-b可包含用於第一次啟動感測放大器之構件。在一些實例中，記憶體陣列100-b可包含用於啟動字線以將一極化電荷轉移至感測放大器之構件。在一些實例中，記憶體陣列100-b可包含用於第二次啟動感測放大器之構件。 在一些實例中，記憶體陣列100-b可包含用於起始將介電電荷儲存在與感測放大器電子通信之一鎖存器中之構件。在一些實例中，記憶體陣列100-b可包含用於至少部分基於介電電荷或極化電荷或兩者而起始對鐵電記憶體單元之一回寫操作之構件。 在一些實例中，記憶體陣列100-b可包含用於至少部分基於定位在感測放大器或一鎖存器或兩者中之一電荷而起始對鐵電記憶體單元之一回寫操作之構件。在一些實例中，記憶體陣列100-b可包含用於在第二次啟動感測放大器之前將介電電荷寫入至鐵電記憶體單元之構件。 在一些實例中，記憶體陣列100-b可包含用於起始在一第一週期期間接收一第一電荷之構件。在一些實例中，記憶體陣列100-b可包含用於起始在一第二週期期間接收一第二電荷之構件，其中第一週期與第二週期重疊。 圖7展示根據本發明之各種實例之圖解說明用於鐵電記憶體之多層級存取、感測及其他操作之一方法700之一流程圖。可藉由如參考圖1、圖5及圖6描述之一記憶體陣列100實施方法700之操作。舉例而言，可藉由如參考圖1及圖5描述之一記憶體控制器140執行方法700之操作。在一些實例中，一記憶體控制器140可實行一組碼以控制記憶體陣列100之功能元件以執行下文描述之功能。額外地或替代地，記憶體控制器140可使用專用硬體來執行下文描述之功能。 在方塊705，方法可包含在一感測放大器處接收與鐵電記憶體單元之一介電質相關聯之一第一電荷，如參考圖1至圖6描述。在一些實例中，起始一或多個電路組件可自一記憶體單元轉移一第一電荷(例如，與一電容器之一介電組件相關之一電荷)。在轉移第一電荷之後將一相異第二電荷儲存於記憶體單元中時可發生此轉移。在一些情況中，一字線可單獨或與其他組件組合啟動以自記憶體單元轉移一第一電荷且可在一感測組件(例如，一感測放大器)處接收第一電荷。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊705之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊710，方法可包含在一第一時間啟動感測放大器，如參考圖1至圖6描述。在一些情況中，感測組件可接收與記憶體單元之一介電質相關聯之一第一電荷，且可在一第一時間啟動感測放大器以感測第一電荷。此第一時間可發生在已藉由感測組件接收與記憶體單元之一介電質相關聯之電荷之後。在一些實例中，在一第一時間啟動感測放大器之後，經感測之第一電荷可經儲存於感測組件自身或與感測組件通信之一組件內。在一些情況中，經感測之第一電荷可經儲存於包含在感測組件中或與感測組件電子通信之一或多個鎖存器中。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊710之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊715，方法可包含在感測放大器處接收與鐵電記憶體單元之一極化相關聯之一第二電荷，如參考圖1至圖6描述。感測亦可基於起始一或多個電路組件以自記憶體單元105-a轉移一第二電荷。在一些情況中，自記憶體單元轉移第二電荷及藉由感測組件之接收可發生在自記憶體單元轉移一第一電荷之後。在一些情況中，可在一第一電荷經儲存於一或多個電路組件中時發生自記憶體單元轉移第二電荷及藉由感測組件之接收。在一些情況中，一字線可經啟動以將一第二電荷自記憶體單元轉移至一感測組件(例如，一感測放大器)。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊715之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊720，方法可包含在第一時間之後之一第二時間啟動感測放大器，如參考圖1至圖6描述。在一些情況中，感測組件可接收與記憶體單元之一極化器件相關聯之第二電荷且感測放大器可在一第二時間經啟動以感測第二電荷。在一些實例中，在一第二時間啟動感測放大器之後，經感測之第二電荷可經儲存於感測組件自身或與感測組件電子通信之一組件內。 在一些情況中，經感測之第二電荷可經儲存於包含在感測組件中或與感測組件電子通信之一或多個鎖存器中。替代地，在一些情況中，第二電荷可未儲存，可寫入或重寫至一或多個記憶體單元。舉例而言，可儲存一第一電荷(例如，與鐵電記憶體之一介電質相關聯)，但可不儲存一第二電荷。代替地，第二電荷可經自動寫入至一記憶體單元，包含自其轉移第二電荷之記憶體單元。 在一些情況中，第二電荷是否自動寫入至一記憶體單元可基於相較於一或多個其他電壓之一單元板極之一電壓之值。在一些情況中，將第二電荷寫入至記憶體單元可基於一單元板極脈衝(例如，自一感測組件電壓至接地且至一中間電壓(諸如一半的感測組件電壓)之一脈衝)。在一些情況中，是否已自動寫入(例如，還原)第二電荷可基於一記憶體值或狀態。 舉例而言，基於一單元板極電壓，可自動還原或重寫具有一值1之一記憶體單元之一極化，而可不自動還原或重寫具有一值0之一記憶體單元之一極化。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊720之操作，如參考圖1至圖2及圖4至圖6描述。 在一些情況中，方法及操作可與相關於兩個相異記憶體單元之操作相關。在一些實例中，可同時、在重疊週期期間、串列、在分開時間、基於其他關係或某一組合執行此等操作。此外，本發明中參考一第一記憶體單元描述之操作及態樣亦適用於參考一個以上記憶體單元之操作，且預期本發明之態樣之此延伸。在一些情況中，一第一記憶體裝置可接收與一第二鐵電記憶體單元之一介電質及/或一極化相關聯之一或多個電荷。在一些情況中，可藉由一第一組件接收與介電質及/或極化相關聯之一或多個電荷。此組件之實例可包含(但不限於)一第二感測放大器。在接收與一介電質及/或一極化相關聯之一或多個電荷之後，可啟動第二感測放大器。在啟動(例如，第二鐵電記憶體單元之)第二感測放大器之後，第二記憶體單元可至少部分基於啟動第二感測放大器而輸出儲存於第二鐵電記憶體單元中之資訊。可藉由第一記憶體單元之一組件(或一陣列、裝置或系統之另一器件或組件)接收此輸出或轉移之資訊，且可執行一或多個操作。 圖8展示根據本發明之各種實例之圖解說明用於鐵電記憶體之多層級存取、感測及其他操作之一方法800之一流程圖。可藉由如參考圖1、圖5及圖6描述之一記憶體陣列100實施方法800之操作。舉例而言，可藉由如參考圖1及圖5描述之一記憶體控制器140執行方法800之操作。在一些實例中，一記憶體控制器140可實行一組碼以控制記憶體陣列100之功能元件以執行下文描述之功能。額外地或替代地，記憶體控制器140可使用專用硬體來執行下文描述之功能。 在方塊805，方法可包含在一感測放大器處接收與鐵電記憶體單元之一介電質相關聯之一第一電荷，如參考圖1至圖6描述。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊805之操作，如參考圖1至圖2及圖4至圖6描述。在一些情況中，基於將第一電荷自鐵電記憶體單元轉移至一或多個其他組件(例如，一感測組件)，電容器或一儲存元件可介電充電且可維持該電荷(例如，基於在加偏壓於電容器之後使用一或多個方法使電容器絕緣)。在一些實例中，由於電容器與其他組件或元件絕緣，因此電容器可僅基於電荷之洩漏而放電(例如，類似於一DRAM型行為)。在其他實例中，基於將第一電荷自鐵電記憶體單元轉移至一或多個其他組件(例如，一感測組件)，電容器或一儲存元件可介電放電(作為寫入(程式化)操作之部分)。兩個可能狀態(介電充電相對於介電放電)之間之差異可基於究竟電容器經放電(例如，移除介電電荷)或未經放電(例如，留下介電電荷)。在其中介電電荷最初未經放電(例如，基於一有意操作)之情況中，單元可因為記憶體之揮發性性質而緩慢地洩漏至放電狀態。在一些情況中，且如本發明之態樣中描述，單元可在到達放電狀態之前刷新(例如，在感測之後、在一週期之後、基於一或多個操作自動或立即)。 在方塊810，方法可包含在接收第一電荷之後隔離一感測放大器。在一些情況中，感測放大器可為或經包含作為一感測組件之部分，如參考圖3及圖6等等描述。在一些情況中，隔離感測放大器可包含啓用一隔離組件以防止電子流動至感測放大器。在一些情況中，隔離感測放大器可包含經由一開關或另一組件產生一開路。可基於在一第一電荷之一轉移之後之一時間、在一感測組件處接收一第一電荷之後之一時間、基於來自一或多個其他組件之一信號、某一組合或其他資訊或操作而執行感測放大器之此隔離。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊810之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊815，方法可包含在一第一時間啟動感測放大器，如參考圖1至圖6描述。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊815之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊820，方法可包含：撤銷啟動感測放大器；將感測放大器與一數位線解除隔離(其可間接隔離一字線)；及啟動字線以起始在感測放大器處接收第二電荷。在一些實例中，在接收第一電荷且使用一感測組件感測第一電荷之後，感測組件(例如，一感測放大器)可經撤銷啟動以停止讀取或感測。此可基於將第一電荷或基於該第一電荷之一電荷儲存或鎖存於感測組件或另一組件內。在一些情況中，感測放大器可與一字線解除隔離。在一些情況中，此可基於撤銷啟動感測放大器或至少在撤銷啟動感測放大器之後發生。 替代地，感測放大器可被解除隔離且撤銷啟動感測放大器可基於該解除隔離。在一些情況中，對感測放大器解除隔離可包含啓用電子流使得電子當前能夠流動至感測放大器。在一些情況中，基於一週期、對感測放大器解除隔離或另一條件，字線可經啟動以起始將一第二電荷轉移至感測放大器且在感測放大器處接收第二電荷。在一些情況中，啟動字線可包含啟動字線以自記憶體單元自身或另一位置轉移電荷。在一些情況中，啟動字線以起始接收第二電荷可為字線在一給定讀取操作、一給定循環或其他週期期間之一第二啟動。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊820之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊825，方法可包含在感測放大器處接收與鐵電記憶體單元之一極化相關聯之一第二電荷，如參考圖1至圖6描述。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊825之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊830，方法可包含在第一時間之後之一第二時間啟動感測放大器，如參考圖1至圖6描述。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊830之操作，如參考圖1至圖2及圖4至圖6描述。 在一些情況中，可執行與圖7及圖8等等中所描述者相關之額外操作。舉例而言，方法可包含至少部分啟動一字線以起始在感測放大器處接收第一電荷。在一些情況中，方法可包含至少部分基於在第一時間啟動感測放大器而將第一電荷儲存於一鎖存器處。在一些情況中，方法亦可包含在第二次啟動感測放大器之後將第一電荷寫入至鐵電記憶體單元。在一些情況中，基於將第一電荷寫入至鐵電記憶體單元，電容器或一儲存元件可介電充電(例如，基於在加偏壓於電容器之後使用一或多個方法使電容器絕緣)。在一些實例中，由於電容器與其他組件或元件絕緣，因此電容器可僅基於電荷之洩漏而放電。在其他實例中，基於將第一電荷寫入至鐵電記憶體單元，電容器或一儲存元件可介電放電(作為寫入/程式化操作之部分)。 在一些情況中，藉由感測一第一充電或放電狀態(例如，與一介電質相關)，可判定對應於充電或放電狀態之一邏輯值(例如，值1、值0、其他值)。至少部分基於第一充電或放電狀態，可基於狀態之極化判定一額外邏輯值或額外位元資訊。作為一個實例，在放電狀態之情況中，可基於讀取與放電狀態相關之極化(＋/－)判定額外(0.5 位元)資訊。在一些實例中，可轉移或輸出與第一充電或放電狀態相關之經感測或判定之邏輯值(例如，值1、值0、其他值)。在一些情況中，此轉移或輸出可在一或多個隨後操作期間(諸如在如此處描述之極化資訊或狀態之感測或判定期間)發生。在一些情況中，此轉移或輸出可在一隨後操作期間發生，如使用本發明之態樣描述。 在其他情況中，方法可包含在第一時間啟動感測放大器之後撤銷啟動一字線，及使用至少一個均衡器對一目標數位線預充電。在一些實例中，在隔離感測放大器之後啟動感測放大器可包含增加感測放大器內之數位線之間之一電壓差。在某些實例中，第一電荷具有一第一極性且第二電荷具有與第一電荷相反之一第二極性。在其他實例中，第一電荷及第二電荷具有一相同極性。 在一些情況中，方法可包含：判定在第二時間啟動感測放大器時一單元板極之一電壓是否小於或等於感測放大器之一參考電壓；及至少部分基於該判定而在第二時間之後將第二電荷寫入至鐵電記憶體單元。在一些情況中，方法可包含在第二時間之後將第一電荷寫入至鐵電記憶體單元。在其他情況中，方法可包含在第二時間之後將第一電荷寫入至鐵電記憶體單元可至少部分基於判定及/或其他操作。在一些實例中，第一電荷可具有各種值(例如，正、零等)。此值可取決於所執行之操作之內容背景，包含(舉例而言)在破壞性讀取及負極化還原或正極化狀態中之放電介電狀態，以及根據本發明之態樣之其他實例之內容背景中。 圖9展示根據本發明之各種實例之圖解說明用於鐵電記憶體之多層級存取、感測及其他操作之一方法900之一流程圖。可藉由如參考圖1、圖5及圖6描述之一記憶體陣列100實施方法900之操作。舉例而言，可藉由如參考圖1及圖5描述之一記憶體控制器140執行方法900之操作。在一些實例中，一記憶體控制器140可實行一組碼以控制記憶體陣列100之功能元件以執行下文描述之功能。額外地或替代地，記憶體控制器140可使用專用硬體來執行下文描述之功能。 在方塊905，方法可包含第一次啟動一字線，如參考圖1至圖6描述。在一些情況中，此啟動可起始將與一記憶體單元之一介電質相關聯之一第一電荷轉移至一感測組件。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊905之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊910，方法可包含在啟動字線之後隔離與字線電子通信之一感測放大器，如參考圖1至圖6描述。在一些情況中，此隔離可保持或保護已在感測組件中接收之與一記憶體之一介電質相關聯之一電荷使之免於降級。在一些情況中，此隔離亦可促進對或使用(若干)隔離組件外部之組件執行其他操作。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊910之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊915，方法可包含在隔離感測放大器之後啟動該感測放大器，如參考圖1至圖6描述。在一些情況中，此啟動可促進第一電荷之感測及隨後捕獲。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊915之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊920，方法可包含自感測放大器捕獲一介電電荷，如參考圖1至圖6描述。在一些情況中，此捕獲可基於啟動感測放大器且可藉由一鎖存器促進或執行，該鎖存器可與感測放大器分離或可與感測放大器電子通信。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊920之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊925，方法可包含第二次啟動字線，如參考圖1至圖6描述。在一些情況中，此啟動可起始將與一記憶體單元之一極化相關聯之一第二電荷轉移至一感測組件。在一些情況中，第二電荷可具有與第一電荷相同之一極性或不同之一極性。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊925之操作，如參考圖1至圖2及圖4至圖6描述。 圖10展示根據本發明之各種實例之圖解說明用於鐵電記憶體之多層級存取、感測及其他操作之一方法1000之一流程圖。可藉由一記憶體陣列100實施方法1000之操作，如參考圖1、圖5及圖6描述。舉例而言，可藉由如參考圖1及圖5描述之一記憶體控制器140執行方法1000之操作。在一些實例中，一記憶體控制器140可實行一組碼以控制記憶體陣列100之功能元件以執行下文描述之功能。額外地或替代地，記憶體控制器140可使用專用硬體來執行下文描述之功能。 在方塊1005，方法可包含第一次啟動一字線，如參考圖1至圖6描述。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊1005之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊1010，方法可包含在啟動字線之後隔離與字線電子通信之一感測放大器，如參考圖1至圖6描述。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊1010之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊1015，方法可包含在隔離感測放大器之後啟動感測放大器，及在第一次之後在隔離感測放大器時撤銷啟動字線，如參考圖1至圖6描述。在一些情況中，字線之此撤銷啟動可基於藉由感測放大器接收一第一電荷且基於使感測放大器與字線隔離。此時撤銷啟動字線使其他操作能夠執行且允許在一隨後時間啟動字線以促進其他操作。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊1015之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊1020，方法可包含自感測放大器捕獲一介電電荷，如參考圖1至圖6描述。在一些情況中，介電電荷最初可在一感測組件處接收，且可在一些情況中在其已經感測之後自動或立即轉移。在一些情況中，電荷(例如，介電電荷)可在一些情況中在判定或感測與鐵電記憶體單元之一極化相關聯之一第二電荷之前、期間或之後轉移。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊1020之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊1025，方法可包含第二次啟動字線，如參考圖1至圖6描述。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊1025之操作，如參考圖1至圖2及圖4至圖6描述。 在方塊1030，方法可包含在第二次啟動字線之後第二次啟動感測放大器，及在第二次啟動字線之後判定一極化電荷，如參考圖1至圖6描述。在一些情況中，在第二次啟動字線之後第二次啟動感測放大器可促進感測一第二電荷，諸如與一記憶體單元相關聯之一極化電荷，其已經轉移至感測組件。在一些情況中，在第二次啟動字線之後判定一極化電荷可基於感測感測組件中之極化電荷。在一些情況中，極化電荷可自動還原或回寫至記憶體單元，或替代地，可基於一或多個操作而還原或回寫。在某些實例中，可藉由感測放大器、字線或電容器執行或促進方塊1030之操作，如參考圖1至圖2及圖4至圖6描述。 因此，方法700、800、900及1000可為操作一鐵電記憶體單元之方法且可提供用於鐵電記憶體之多層級存取、感測及其他操作。應注意，方法700、800、900及1000描述可能實施方案，且操作及步驟可經重新配置或以其他方式經修改使得其他實施方案係可能的。在一些實例中，可組合來自方法700、800、900及1000之兩者或兩者以上之特徵，或可省略、重新排序或以其他方式修改來自方法之特徵。 本文之描述提供實例且不限制發明申請專利範圍中陳述之範疇、適用性或實例。在不脫離本發明之範疇的情況下可對所論述之元件之功能及配置進行改變。各種實例可視情況省略、替換或添加各種程序或組件。再者，可在其他實例中組合關於一些實例描述之特徵。 本文陳述之描述以及附圖描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之所有實例。如本文使用之術語「實例」、「例示性」及「實施例」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式出於提供對所描述技術之理解之目的而包含具體細節。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及器件以避免模糊所描述實例之概念。 在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。當在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。 可使用各種不同科技及技術之任一者來表示本文描述之資訊及信號。例如，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號圖解說明為一單一信號；然而，一般技術者將理解，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。 如本文使用，術語「虛擬接地」係指保持在約零伏特(0 V)之一電壓但不與接地直接連接之一電路之一節點。因此，一虛擬接地之電壓可暫時波動且在穩定狀態返回至約0 V。可使用各種電子電路元件來實施一虛擬接地，諸如由運算放大器及電阻器構成之一分壓器。其他實施方案亦係可能的。「虛擬接地」或「經虛擬接地」意謂連接至約0 V。 術語「電子通信」係指組件之間的一關係，其支援組件之間的電子流。此可包含組件之間的一直接連接或可包含中間組件。電子通信中之組件可係主動交換之電子或信號(例如，在一通電電路中)或可不係主動交換之電子或信號(例如，在一斷電電路中)，但可經組態且可操作以在使一電路通電之後交換電子或信號。藉由實例，經由一開關(例如，一電晶體)實體連接之兩個組件電子通信，而不管開關之狀態(即，斷開或閉合)為何。 術語「隔離」係指組件之間的一關係，其中電子當前無法在其等之間流動；若組件之間存在一開路，則其等彼此隔離。例如，藉由一開關實體連接之兩個組件可在開關斷開時彼此隔離。 如本文使用，術語「短接」係指組件之間之一關係，其中經由所述兩個組件之間之一單一中間組件之啟動而在組件之間產生一導電路徑。舉例而言，短接至一第二組件之一第一組件可在兩個組件之間之一開關閉合時與第二組件交換電子。因此，短接可為一動態操作，其實現電子通信之組件(或線)之間之電荷之流動。 本文論述之器件(包含記憶體陣列100)可形成在一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可係一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)摻雜而控制基板或基板之子區域之導電率。可藉由離子植入或藉由任何其他摻雜方法在基板之初始形成或生長期間執行摻雜。 本文論述之一或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一三終端器件。該等終端可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一重度摻雜(例如，簡併)半導體區域。可藉由一輕度摻雜半導體區域或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由施加一電壓至閘極而控制通道導電率。例如，分別施加一正電壓或一負電壓至一n型FET或一p型FET可導致通道變成導電。當施加大於或等於一電晶體之臨限電壓之一電壓至電晶體閘極時，可「開啟」或「啟動」該電晶體。當施加小於電晶體之臨限電壓之一電壓至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。 可使用經設計以執行本文中描述之功能之一通用處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯器件、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合而實施或執行結合本文之揭示內容描述之各種闡釋性方塊、組件及模組。一通用處理器可係一微處理器，但在替代例中，處理器可係任何習知處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算器件之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。 可在硬體、由一處理器實行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器實行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用由一處理器實行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。再者，如本文中所使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意指A或B或C或AB或AC或BC或ABC (即，A及B及C)。 電腦可讀媒體包含非暫時性電腦儲存媒體及包含促進一電腦程式從一個位置傳輸至另一位置之任何媒體之通信媒體兩者。一非暫時性儲存媒體可為可由一通用或專用電腦存取之任何可用媒體。藉由實例而非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可擦除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存器件，或可用來以指令或資料結構之形式攜載或儲存所要程式碼構件且可由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。 再者，任何連接被適宜地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技來從一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖纜線、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含在媒體之定義中。如本文中所使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟運用雷射光學地重現資料。上文之組合亦包含在電腦可讀媒體之範疇內。 提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將容易明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不背離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。

100‧‧‧記憶體陣列
100-a‧‧‧記憶體陣列
100-b‧‧‧記憶體陣列
105‧‧‧記憶體單元
105-a‧‧‧記憶體單元
105-b‧‧‧記憶體單元
105-c‧‧‧記憶體單元
110‧‧‧存取線/字線
110-a‧‧‧字線
110-b‧‧‧字線
115‧‧‧數位線/位元線
115-a‧‧‧數位線
115-b‧‧‧數位線
120‧‧‧列解碼器
125‧‧‧感測組件
125-a‧‧‧感測組件
125-b‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸出/輸入
140‧‧‧記憶體控制器
140-a‧‧‧記憶體控制器
140-b‧‧‧記憶體控制器
200‧‧‧電路
205‧‧‧電容器
210‧‧‧板極線
210-a‧‧‧板極線
215‧‧‧單元底部
220‧‧‧選擇組件
225‧‧‧參考信號
230‧‧‧單元板極
300-a‧‧‧磁滯曲線
300-b‧‧‧磁滯曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態
305-c‧‧‧電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態
310-c‧‧‧電荷狀態
315‧‧‧凈正電壓
320‧‧‧路徑
325‧‧‧凈負電壓
330‧‧‧路徑
335‧‧‧電壓
340‧‧‧路徑
345‧‧‧路徑
350‧‧‧電壓
355‧‧‧電壓
360‧‧‧電荷狀態
400-a‧‧‧時序圖
400-b‧‧‧時序圖
405‧‧‧軸
410‧‧‧軸
415‧‧‧字線電壓
420-a‧‧‧均衡電壓
420-b‧‧‧均衡電壓
425‧‧‧隔離電壓
430-a‧‧‧PSA_F電壓
430-b‧‧‧NSA電壓
435-a‧‧‧感測放大器節點電壓
435-b‧‧‧感測放大器節點電壓
440-a‧‧‧感測放大器數位線電壓
440-b‧‧‧感測放大器數位線電壓
445‧‧‧供應電壓
450‧‧‧感測放大器供應電壓
455‧‧‧中間電壓
460‧‧‧間隔
465‧‧‧間隔
470‧‧‧間隔
475‧‧‧間隔
480‧‧‧間隔
485‧‧‧間隔
500‧‧‧方塊圖
510‧‧‧偏壓組件
515‧‧‧時序組件
520‧‧‧參考組件
525‧‧‧鎖存器
530‧‧‧隔離器
535‧‧‧均衡器
600‧‧‧系統
605‧‧‧器件
610‧‧‧處理器
615‧‧‧基本輸入/輸出系統(BIOS)組件
620‧‧‧周邊組件
625‧‧‧輸入/輸出控制組件
630‧‧‧匯流排
635‧‧‧輸入
640‧‧‧輸出
700‧‧‧方法
705‧‧‧方塊
710‧‧‧方塊
715‧‧‧方塊
720‧‧‧方塊
800‧‧‧方法
805‧‧‧方塊
810‧‧‧方塊
815‧‧‧方塊
820‧‧‧方塊
825‧‧‧方塊
830‧‧‧方塊
900‧‧‧方法
905‧‧‧方塊
910‧‧‧方塊
915‧‧‧方塊
920‧‧‧方塊
925‧‧‧方塊
1000‧‧‧方法
1005‧‧‧方塊
1010‧‧‧方塊
1015‧‧‧方塊
1020‧‧‧方塊
1025‧‧‧方塊
1030‧‧‧方塊

本文中之揭示內容係指且包含下列圖： 圖1圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一例示性記憶體陣列； 圖2圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一記憶體單元之一例示性電路； 圖3 (包括圖3A及圖3B)圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一鐵電記憶體單元之例示性磁滯曲線圖； 圖4A及圖4B圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一鐵電記憶體單元之感測技術之時序圖； 圖5圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之一例示性鐵電記憶體陣列之一方塊圖； 圖6圖解說明根據本發明之各種實例之支援用於鐵電記憶體之多層級存取、感測及其他操作之包含一記憶體陣列之一系統；及 圖7至圖10係根據本發明之各種實例之圖解說明用於鐵電記憶體之多層級存取、感測及其他操作之方法之流程圖。

400-a‧‧‧時序圖

405‧‧‧軸

410‧‧‧軸

415‧‧‧字線電壓

420-a‧‧‧均衡電壓

420-b‧‧‧均衡電壓

425‧‧‧隔離電壓

430-a‧‧‧PSA_F電壓

430-b‧‧‧NSA電壓

435-a‧‧‧感測放大器節點電壓

435-b‧‧‧感測放大器節點電壓

440-a‧‧‧感測放大器數位線電壓

440-b‧‧‧感測放大器數位線電壓

445‧‧‧供應電壓

450‧‧‧感測放大器供應電壓

455‧‧‧中間電壓

460‧‧‧間隔

465‧‧‧間隔

470‧‧‧間隔

475‧‧‧間隔

480‧‧‧間隔

485‧‧‧間隔

Claims (37)

1. 一種操作一鐵電記憶體單元之方法，其包括： 在一感測放大器處接收與該鐵電記憶體單元之一介電質相關聯之一第一電荷； 在一第一時間啟動該感測放大器； 在該感測放大器處接收與該鐵電記憶體單元之一極化相關聯之一第二電荷；及 在該第一時間之後之一第二時間啟動該感測放大器。
2. 如請求項1之方法，其進一步包括： 在接收該第一電荷之後隔離該感測放大器。
3. 如請求項1之方法，其進一步包括： 啟動一字線以至少部分起始在該感測放大器處接收該第一電荷。
4. 如請求項1之方法，其進一步包括： 至少部分基於在該第一時間啟動該感測放大器而將該第一電荷儲存於一鎖存器處。
5. 如請求項4之方法，其進一步包括： 在第二次啟動該感測放大器之後將該第一電荷寫入至該鐵電記憶體單元。
6. 如請求項4之方法，其進一步包括： 至少部分基於第一次啟動該感測放大器而輸出儲存於該鐵電記憶體單元中之資訊， 其中輸出該資訊與接收該第二電荷重疊。
7. 如請求項4之方法，其進一步包括： 在第二次啟動該感測放大器之前將該第一電荷寫入至該鐵電記憶體單元。
8. 如請求項1之方法，其中接收該第一電荷發生在一第一週期期間且接收該第二電荷發生在一第二週期期間，且其中該第一週期與該第二週期重疊。
9. 如請求項1之方法，其進一步包括： 在一第二感測放大器處接收與一第二鐵電記憶體單元之一介電質相關聯之一電荷； 啟動該第二感測放大器；及 至少部分基於啟動該第二感測放大器而輸出儲存於該第二鐵電記憶體單元中之資訊。
10. 如請求項1之方法，其進一步包括： 在該第一時間啟動該感測放大器之後撤銷啟動一字線；及 使用至少一個均衡器對一目標數位線預充電。
11. 如請求項1之方法，其進一步包括： 撤銷啟動該感測放大器； 將該感測放大器與一數位線解除隔離；及 啟動一字線以至少部分起始在該感測放大器處接收該第二電荷。
12. 如請求項1之方法，其中在隔離該感測放大器之後啟動該感測放大器包括： 增加該感測放大器內之數位線之間之一電壓差。
13. 如請求項1之方法，其中該第一電荷具有一第一極性且該第二電荷具有與該第一電荷相反之一第二極性。
14. 如請求項1之方法，其中該第一電荷及該第二電荷具有一相同極性。
15. 如請求項1之方法，其進一步包括： 判定在該第二時間啟動該感測放大器時一單元板極之一電壓是否小於或等於該感測放大器之一參考電壓；及 至少部分基於該判定而在該第二時間之後將該第二電荷寫入至該鐵電記憶體單元。
16. 如請求項15之方法，其進一步包括： 在該第二時間之後將該第一電荷寫入至該鐵電記憶體單元。
17. 如請求項1之方法，其進一步包括： 在一第一週期期間寫入該第一電荷；及 在與該第一週期重疊之一第二週期期間寫入該第二電荷。
18. 一種操作一鐵電記憶體單元之方法，其包括： 第一次啟動一字線； 在啟動該字線之後隔離與該字線電子通信之一感測放大器； 在隔離該感測放大器之後啟動該感測放大器； 自該感測放大器捕獲一介電電荷；及 第二次啟動該字線。
19. 如請求項18之方法，其進一步包括： 在第二次啟動該字線之後第二次啟動該感測放大器。
20. 如請求項18之方法，其進一步包括： 在隔離該感測放大器時撤銷啟動該字線。
21. 如請求項18之方法，其進一步包括： 在第二次啟動該字線之後判定一極化電荷。
22. 一種電子記憶體裝置，其包括： 一鐵電電容器，其儲存一介電電荷及一極化電荷； 一感測放大器，其經由一數位線與該鐵電電容器電子通信；及 一鎖存器，其儲存該介電電荷且與該感測放大器電子通信。
23. 如請求項22之電子記憶體裝置，其進一步包括： 至少一個均衡器，其經定位在該數位線與該感測放大器之間之一電子通信路徑中。
24. 如請求項23之電子記憶體裝置，其進一步包括： 至少一個隔離器，其經定位在該數位線與該感測放大器之間之該電子通信路徑中。
25. 如請求項24之電子記憶體裝置，其中該至少一個均衡器及該至少一個隔離器經組態以彼此獨立地操作。
26. 一種電子記憶體裝置，其包括： 一鐵電記憶體單元； 一字線，其與該鐵電記憶體單元電子通信； 一感測放大器，其經由一數位線與該鐵電記憶體單元電子通信；及 一控制器，其與該鐵電記憶體單元、該字線及該感測放大器電子通信，其中該控制器可操作以： 啟動該字線以將一介電電荷轉移至該感測放大器； 隔離該感測放大器； 撤銷啟動該字線； 第一次啟動該感測放大器； 啟動該字線以將一極化電荷轉移至該感測放大器；及 第二次啟動該感測放大器。
27. 如請求項26之電子記憶體裝置，其中該控制器進一步可操作以： 起始將該介電電荷儲存在與該感測放大器電子通信之一鎖存器中。
28. 如請求項26之電子記憶體裝置，其中該控制器進一步可操作以： 至少部分基於該介電電荷或該極化電荷或兩者而起始對該鐵電記憶體單元之一回寫操作。
29. 如請求項26之電子記憶體裝置，其中該控制器進一步可操作以： 至少部分基於定位在該感測放大器或一鎖存器或兩者中之一電荷而起始對該鐵電記憶體單元之一回寫操作。
30. 如請求項26之電子記憶體裝置，其中該控制器進一步可操作以： 在第二次啟動該感測放大器之前將該介電電荷寫入至該鐵電記憶體單元。
31. 如請求項26之電子記憶體裝置，其中該控制器進一步可操作以： 在一第一週期期間起始一第一電荷之接收；及 在一第二週期期間起始一第二電荷之接收，其中該第一週期與該第二週期重疊。
32. 一種電子記憶體裝置，其包括： 用於啟動與一鐵電記憶體單元電子通信之一字線以將一介電電荷轉移至經由一數位線與該鐵電記憶體單元電子通信之一感測放大器之構件； 用於隔離該感測放大器之構件； 用於撤銷啟動該字線之構件； 用於第一次啟動該感測放大器之構件； 用於啟動該字線以將一極化電荷轉移至該感測放大器之構件；及 用於第二次啟動該感測放大器之構件。
33. 如請求項32之電子記憶體裝置，其進一步包括： 用於起始將該介電電荷儲存在與該感測放大器電子通信之一鎖存器中之構件。
34. 如請求項32之電子記憶體裝置，其進一步包括： 用於至少部分基於該介電電荷或該極化電荷或兩者而起始對該鐵電記憶體單元之一回寫操作之構件。
35. 如請求項32之電子記憶體裝置，其進一步包括： 用於至少部分基於定位在該感測放大器或一鎖存器或兩者中之一電荷而起始對該鐵電記憶體單元之一回寫操作之構件。
36. 如請求項32之電子記憶體裝置，其進一步包括： 用於在第二次啟動該感測放大器之前將該介電電荷寫入至該鐵電記憶體單元之構件。
37. 如請求項32之電子記憶體裝置，其進一步包括： 用於在一第一週期期間起始一第一電荷之接收之構件；及 用於在一第二週期期間起始一第二電荷之接收之構件，其中該第一週期與該第二週期重疊。