TW201736241A - 半導體結構以及其製造方法 - Google Patents

Abstract

在本發明中，一種半導體裝置包括包含複數個孔隙之一板。該半導體裝置亦包括與該板相對放置且包含複數個波紋部之一膜、環繞且覆蓋該膜之一邊緣之一介電質，及一基板。該半導體裝置進一步包含一金屬導體，該金屬導體包括延伸穿過該介電質之一第一部分及在該基板上方之一第二部分，其中該第二部分係與該第一部分接合。

Description

半導體結構以及其製造方法

本發明實施例係有關半導體裝置及其製造方法，特別係有關微機電半導體裝置及其製造方法。

涉及半導電裝置之電子設備對諸多現代應用而言係必不可少的。材料及設計之技術進步已產生數代半導電裝置，其中每一代皆比前一代具有更小且更複雜之電路。在進步及創新過程中，功能密度(亦即，每晶片區域中經互連裝置之數目)通常已增加，而幾何尺寸(亦即，可使用一製作製程形成之最小組件)已減小。此等進步已增加處理及製造半導電裝置之複雜性。 微機電系統(MEMS)裝置最近已得到開發且在電子設備中亦通常有所涉及。MEMS裝置係一微大小裝置，其大小通常處於自小於1微米至數毫米之一範圍中。MEMS裝置包含使用半導電材料來製作以形成機械構件及電構件。MEMS裝置可包含用於達成機電功能性之若干元件(例如，固定元件或可移動元件)。MEMS裝置廣泛用於各種應用中。MEMS應用包含運動感測器、壓力感測器、印表機噴嘴或諸如此類。其他MEMS應用包含慣性感測器，諸如用於量測線性加速度之加速度計及用於量測角速度之迴轉儀。此外，MEMS應用擴展至光學應用(諸如可移動鏡)及射頻(RF)應用(諸如RF切換器等)。 隨著技術演變，鑒於電路之尺寸變小且功能性及量增加，裝置之設計會變得更加複雜。該等裝置涉及諸多複雜步驟且增加製造之複雜性，且製造複雜性之增加可導致諸如高良率損失、翹曲、低訊雜比(SNR)及其他問題等缺陷。因此，不斷需要修改電子設備中裝置之結構及製造方法以便改良裝置效能以及減少製造成本及製程時間。

在本發明中，一種半導體裝置包括包含複數個孔隙之一板。該半導體裝置亦包括：一膜，其與該板相對放置且包含複數個波紋部；一介電質，其環繞且覆蓋該膜之一邊緣；及一基板。該半導體裝置進一步包含一金屬導體，該金屬導體包括穿過介電質延伸之一第一部分及基板上方之一第二部分，其中該第二部分與該第一部分接合。 在本發明中，一種半導體包括一單片感測器，該單片感測器包括一微機電系統(MEMS)裝置及一互補金屬氧化物半導體(CMOS)裝置。該MEMS裝置包括包含複數個孔隙之一板。該MEMS裝置亦包含與該板相對放置且包含複數個波紋部之一膜。該MEMS裝置進一步包含放置在該板下面之一第一導體及該板與該膜之間之一第一凹穴。此外，該CMOS裝置包括一基板、放置於該基板上方之一互連件及電耦合至該互連件且自該互連件朝向該膜擠出之一第二導體。該第一導體以一金屬接合方式與該第二導體連接。 在本發明中，一種製造一半導體結構之方法包括：提供一第一基板；在該第一基板上方放置一板；在該板上方放置一第一犧牲層；在該第一犧牲層之一表面上方形成複數個凹槽；在該第一犧牲層上方放置一膜並將其圖案化；放置一第二犧牲層以環繞該膜且覆蓋該第一犧牲層；及形成通過該第二犧牲層或該膜之複數個導體。提供一第二基板。在該第二基板上方提供一保護層且在該保護層上方提供一介電層。將第二導體填充於穿過該介電層之孔中。倒置第一基板且將導體與第二導體接合。藉由部分地移除第一犧牲層及第二犧牲層而形成一第一凹穴。藉由部分移除地第二基板、保護層及介電層而形成一第二凹穴。

以下揭露內容提供諸多不同實施例或實例，以用於實施所提供標的物之不同特徵。下文闡述組件及配置之特定實例以簡化本發明。當然，此等僅係實例且並非意欲係限制性的。舉例而言，以下說明中在一第二構件上方或在一第二構件上形成一第一構件可包含該第一構件及該第二構件係直接接觸地形成之實施例，且亦可包含該第一構件與該第二構件之間可形成額外構件以使得該第一構件及該第二構件可不直接接觸之實施例。另外，本發明可在各種實例中重複參考編號及/或字母。此種重複係出於簡單及清晰之目的，且本身並不決定所論述之各種實施例及/或組態之間之一關係。 此外，為便於說明，本文中可使用空間相對性術語(諸如「在…下方」、「在…下面」、「下部」、「在…上面」、「上部」及諸如此類)來闡述如圖中所圖解說明一個元件或構件與另一(些)元件或構件之關係。該等空間相對性術語意欲除圖中所繪示之定向以外亦囊括裝置在使用中或操作中之不同定向。亦可以其他方式對設備進行定向(旋轉90度或以其他定向形式)，且同樣可相應地解釋本文中所使用之空間相對性描述語。 在本發明中，揭露一種半導體結構。該半導體結構包含一MEMS裝置。該MEMS裝置包含一板及一膜。該板係固定的，而該膜可回應於周圍環境改變(諸如聲壓)而相對於該板移動。在某些實施例中，該半導體結構係一麥克風，且在聲波撞擊該膜時進行回應。該MEMS裝置之板包含半導電層。在製造或使用期間，該板將不會具有非所要之彎曲，且該板之一平直度可得以保持。因此，一雜訊減小，SNR增加。 此外，在形成該板及該膜期間，該板及該膜係由一處置基板(諸如矽基板)支撐。處置基板之一厚度遠大於該板及該膜之一厚度。在形成該板及該膜並與另一基板(諸如CMOS基板)接合之後，處置基板將被薄化且被部分地移除。因此，裝置之一總體厚度減小。麥克風之一尺寸架構亦減小。 圖1係根據本發明之某些實施例之一半導體結構10之一示意性透視圖。半導體結構10包含封圍一MEMS裝置100之一殼體15。殼體15以一虛線繪示。殼體15上可存在一些孔隙以便為MEMS裝置100提供與殼體15外部之環境連通之通道。在某些實施例中，半導體結構10經組態以感測一大氣壓力。在某些實施例中，半導體結構10經組態以感測一聲壓，諸如聲波。在某些實施例中，半導體結構10係一麥克風之一部分。聲壓由MEMS裝置100接收且然後經轉換成一電訊號。在某些實施例中，MEMS裝置100具有約小於100 μm之一厚度。在某些實施例中，MEMS裝置100具有小於約2 μm之一厚度。在某些實施例中，MEMS裝置100係被放置於另一基板上方且與該基板接合。在某些實施例中，MEMS裝置100包含一抗黏滯塗層結構。 圖2中進一步圖解說明MEMS裝置100。MEMS裝置100包含一板101、一膜102及數個導體103 (103-1或103-2)。導體103可作為導體103-1放置於一基板201與板101之間，或作為導體103-2放置於基板201與膜102之間。板101係一固定元件且充當MEMS裝置100之一背板。由MEMS裝置100所接收之聲壓並不能使板101移動。在某些實施例中，板101係允許聲壓從中通過之一勁性穿孔元件。在某些實施例中，板101具有約1 μm至約20 μm之一厚度。在某些實施例中，板101之厚度係約0.3 μm至約20 μm。 在某些實施例中，板101具有一小厚度，但具有足夠勁度以抵抗在製造時所產生之殘餘應力及撞擊於其上之聲壓。在某些實施例中，板101具有之勁度使得當聲壓由MEMS裝置100接收到並通過板101時，板101將不會彎曲。在某些實施例中，板101將不會因由與板101相對放置之膜102所引起之黏滯力而彎曲。板101之平直度得以保持。 在某些實施例中，板101摻雜有適合之摻雜劑以包含數個經摻雜區域。在某些實施例中，板101摻雜有一p型摻雜劑(諸如硼)或一n型摻雜劑(諸如磷)。在某些實施例中，為防止一p-n接面且具有較佳導電性，板101使用同一類型之摻雜劑。 可視情況在板101或膜102上施加一抗黏滯塗層。在某些實施例中，該抗黏滯塗層係可防止或減小板101與膜102之間之黏滯之一自組裝單層(SAM)塗層。在某些實施例中，板101係呈圓形、矩形、四邊形、三角形、六邊形或任何其他適合的形狀。在某些實施例中，板101包含一半導電層、一SOI (絕緣體上矽)、多晶矽、氧化物或磊晶矽。 板101包含數個孔隙101a。每一孔隙101a通過板101。在某些實施例中，孔隙101a經組態以用於使由MEMS裝置100接收之聲壓通過。孔隙101a可減輕由聲壓在板101上引起之一應力，使得板101將不會由於聲壓而彎曲。此外，孔隙101a經組態以防止膜102由於聲壓及板101與膜102之間的黏滯力而黏住板101。 孔隙101a係以任何適合的圖案配置。在某些實施例中，孔隙101a係在板101上以一正規陣列或一非正規陣列配置。在某些實施例中，孔隙101a係呈一圓形、四邊形、橢圓形、三角形、六邊形或任何其他適合之形狀。在某些實施例中，孔隙101a具有約0.5 μm至約5 μm之一寬度。在某些實施例中，毗鄰孔隙101a之間之一間距係約1 μm至約100 μm。在某些實施例中，孔隙101a之一總數目、毗鄰之孔隙101a之間之間距，或每一孔隙101a之寬度係預定的且經設計的，使得板101將不會由於所接收之聲壓及板101與膜102之間的黏滯力而彎曲，且板101的平直度得以被保持。 膜102係與板101相對放置。在某些實施例中，膜102係放置於板101與凹穴204之間。在某些實施例中，膜102係放置成遠離板101約0.5 μm至約5 μm或約0.3 μm至約5 μm之一距離。在某些實施例中，膜102係呈圓形、矩形、四邊形、三角形、六邊形或任何其他適合之形狀。在某些實施例中，膜102包含多晶矽。在某些實施例中，膜102係導電性的及電容性的。在某些實施例中，膜102被供應有一預定電荷。在某些實施例中，膜102包含經放置於膜102上方以防止或減小板101與膜102之間之一黏滯力之一抗黏滯塗層。在某些實施例中，該抗黏滯塗層係一SAM塗層。在某些實施例中，膜102具有約0.1 μm至約5 μm之一厚度。 膜102係一可移動或可振盪元件。膜102可相對於板101移位且充當一隔膜。在某些實施例中，膜102經組態以感測由MEMS裝置100所接收之聲壓。當聲壓衝擊於膜102上時，膜102將回應於衝擊於膜102上之聲壓而被移位或振盪。在某些實施例中，膜102之位移之一量值及/或一頻率對應於衝擊於膜102上之聲壓之一體積及/或間距。 在某些實施例中，膜102相對於板101之位移將引起膜102與板101之間之一電容改變。然後，該電容改變將由與板101及膜102連接之一電路變換成一電訊號。在某些實施例中，衝擊於膜102上之聲壓係轉換為表示衝擊於膜102上之聲壓的電訊號。在某些實施例中，所產生之電訊號將被傳輸至另一裝置、另一基板或另一電路用於進一步處理。 在某些實施例中，膜102包含經組態以減小膜102與板101之間之接觸面積之一抗黏滯結構。此外，該抗黏滯結構可經組態以在膜102上供應一回復力，以避免板101與膜102之間的黏滯。舉例而言，膜102包含數個波紋部102a。波紋部102a係配置於膜102上。在某些實施例中，波紋部102a面對且相對於板101之孔隙101a。在某些實施例中，波紋部102a與板101之孔隙101a實質上對準或不對準。在某些實施例中，波紋部102a係自膜102之一表面突出或凹陷。在某些實施例中，波紋部102a係跨越板101之表面延伸之一槽。在某些實施例中，波紋部102a係板101之表面之一突出部分或一凹陷部分。在某些實施例中，波紋部102a係板101上之一凸塊。 在某些實施例中，波紋部102a經組態以減輕膜102上之非所要應力。在某些實施例中，波紋部102a防止膜102黏住板101。在某些實施例中，波紋部102a防止膜102之非所要偏轉。波紋部102a可促進膜102在接收到聲壓並因聲壓彎曲之後返回至其初始平直組態。當膜102因聲壓而移位時，膜102將彎曲。在接收到聲壓之後，期望使膜102將返回至初始平直組態。 在某些實施例中，波紋部102a係一閉合環圈、一四邊形環、一環形狀、一橢圓形狀、一金字塔形狀或任何其他適合之組態。在某些實施例中，波紋部102a具有約0.1 μm至約10 μm之一寬度。在某些實施例中，毗鄰波紋部102a之間之一間距係約1 μm至約200 μm。在某些實施例中，波紋部102a係以一奈米級結構配置。在某些實施例中，存在若干個被放置於膜102上之波紋部102a。舉例而言，如圖2中所圖解說明，存在兩個環形波紋部102a。 在某些實施例中，波紋部102a之形狀、寬度、間距或數目係預定的，且被設計以使得膜102將不會具有非所要之彎曲。在某些實施例中，波紋部102a之形狀、寬度或數目經選擇以最佳化膜102之平直度及敏感度。膜102可準確且迅速地感測聲壓，並可在感測到聲壓之後返回至初始平直組態。 在某些實施例中，膜102包含膜102上之數個孔102b。在某些實施例中，孔102b經組態以減輕膜102上之非所要應力。在某些實施例中，孔102b可防止或最小化膜102黏住板101。在某些實施例中，孔102b與孔隙101a實質上對準或不對準。在某些實施例中，孔102b之一總數經選擇以使得膜102將不會具有非所要彎曲。在某些實施例中，孔102b之一總數小於板101上之孔隙101a之一總數。在某些實施例中，孔102b之總數經選擇以最佳化膜102之平直度及敏感度。膜102可準確且迅速地感測聲壓，並可在感測到聲壓之後返回至初始平直組態。此外，可防止膜102因黏滯力而黏住板101。 板101或膜102經由導體103與基板201進行電通信。除電通信之外，導體103亦為板101或膜102提供機械支撐。在某些實施例中，導體103相對於板101具有約5 μm至約20 μm之一高度。在某些實施例中，導體103相對於膜102具有約2 μm至約20 μm之一高度。每一導體103具有至少兩個不同部分。一第一部分103a及一第二部分103b構成導體103。第一部分103a及第二部分103b可包含一相同之導電或半導電材料，諸如金、錫、矽、銅、錫銅合金(SnCu)或其他適合之材料。在某些實施例中，第一部分103a及第二部分103b包含金屬，如銅、銀或金。第一部分103a與第二部分103b例如以一金屬間接合方式進行接合。由於來自每一側之原子在接合操作期間皆可熔融，因此在光學顯微鏡下可能不會輕易觀察到第一部分103a與第二部分103b之間之介面。然而，可在導體103之一剖面上施加某些表面處理，諸如化學著色或電漿轟擊。可在一高倍顯微鏡(諸如SEM (掃描電子顯微鏡)或TEM (透射式電子顯微鏡))下觀察到沿介面之接縫或空隙。 在某些實施例中，第一部分導體103a毗鄰一介電質105。第一部分103a之一側壁實質上沿介電質105之厚度延伸。介電質105係放置於板101下方且經組態以為板101或膜102提供機械支撐。在某些實施例中，作為導體103-1，由介電質105環繞第一部分103a。在某些實施例中，第一部分103a之一側壁係自介電質105部分地暴露出。如在導體103-2中所圖解說明，第一部分103a之一側係與介電質105接觸且相對側係暴露於凹穴204。第一部分103a可係一阻障以阻止來自凹穴204之化學品穿透至介電質105中。 與第一部分導體103a相比，第二部分導體103b接近於基板201。第二部分導體103b自一互連件203延伸。互連件203與基板201共同形成一半導體裝置。在某些實施例中，互連件203包含導電跡線、通路或金屬間介電質。基板201包含經摻雜之半導體井、區域及電晶體閘級。互連件203為構建於基板201中之裝置提供後端連接。板101或膜102經由互連件203與基板201進行通信。一導電墊202可放置於互連件203之一最上層級上來作為用以與板101或膜102進行通信之一端子。第二部分導體103b係自墊202延伸且沿板101堆疊於基板201上方之一方向延伸。導電墊202可包含銅、銀、金、鋁或其合金。 另一選擇係，第二部分導體103b由一介電質214環繞。介電質214係放置於第一部分導體103a與互連件203之間。第二部分導體103b係進一步自介電質214暴露出且具有上覆於介電質214上之一區段103b-1。上覆區段103b-1如圖2中所展示與第一部分導體103a接觸。上覆區段103b-1係插入於介電質214與介電質105之間之一導電層。然而，對於某些實施例而言，第二部分導體103b中不存在上覆區段。第二部分導體103b類似於介電質214中僅有一端自介電質214暴露出之一插塞。該經暴露端與第一部分導體103a接觸。 在某些實施例中，第二部分導體103b係呈一環圈形狀。參考圖3，該圖式係圖2中之MEMS裝置100之一俯視圖。第二部分導體103b係一環圈，且凹穴204係界定於該環圈之內。如板101及膜102等MEMS結構經由導體103與基板201中之裝置整合在一起。在不包含額外線接合構件之情形下，單片MEMS裝置100之大小可縮小且厚度可減小至200 μm以下。 返回參考圖2，介電質105可放置於膜102之一邊緣或板101之一邊緣上。介電質105在板101與膜102之間形成一連續勁性結構。在某些實施例中，膜102在其邊緣處由介電質105夾緊。在某些實施例中，介電質105係圍繞導體103及膜102之一周邊部分放置。另一選擇係，介電質105可環繞膜102。介電質105在板101、膜102與導體103之間提供彼此之部分隔離。在某些實施例中，介電質105係放置於板101之一周邊部分或環繞板101。在某些實施例中，介電質105係放置於板101與一裝置基板106 (稍後將展示)之間。介電質105之一厚度可係約1 μm至約20 μm。 在本發明中，揭示製造如圖2之MEMS裝置100之一半導體裝置之一方法500。該方法包含若干個操作，且說明及圖解不被視為係對操作順序之一限制。圖4係用於製造MEMS裝置100之一部分之方法500之一實施例。方法500包含若干個操作(501、502、503、504、505、506、507)。 在操作501中，接收或提供一第一基板106，如圖5A及圖5B中所展示。在某些實施例中，第一基板106係一處置基板或一處置晶圓。在某些實施例中，第一基板106包含矽。在某些實施例中，第一基板106係一矽基板。第一基板106具有約400 μm至約1000 μm之一厚度。 在圖5B中，參考操作502，將一層107放置於第一基板106上方。在某些實施例中，層107包含一磊晶矽層、絕緣體上矽(SOI)或任何其他適合之材料。在某些實施例中，層107之一厚度係約1 μm至約5 μm。層107對第一基板106具有一蝕刻選擇性。然後，將第一板101放置於第一基板106及層107上方，如圖5C中所展示。在某些實施例中，第一板101係經接合之矽，具有約5 μm至約50 μm之厚度。 在操作503中，將一第一犧牲層105a放置於板101上方，如圖5D中所展示。在某些實施例中，第一犧牲層105a係藉由任何適合之沈積技術(諸如化學氣相沈積(CVD)等)來放置。在某些實施例中，第一犧牲層105a包含介電質材料，諸如氧化矽。在某些實施例中，第一犧牲層105a具有約0.3 μm至約5 μm之一厚度。在某些實施例中，第一犧牲層105a具有約0.3 μm至約10 μm之一厚度。 在操作504中，於犧牲層105a之一表面上方形成數個凹槽105c，如圖5E中所展示。在某些實施例中，凹槽105c自第一犧牲層105a之表面凹入。在某些實施例中，自表面移除第一犧牲層105a的某些部分以形成凹槽105c。在某些實施例中，凹槽105c係藉由光微影及濕式或乾式蝕刻操作而形成。 在操作505中，將膜102放置於第一犧牲層105a上方且然後將其圖案化，如圖5F中所展示。在某些實施例中，膜102係藉由任何適合之沈積操作而放置於第一犧牲層105a上方。在某些實施例中，膜102包含多晶矽。在某些實施例中，膜102摻雜有任何適合之摻雜劑。在某些實施例中，膜102具有約0.1 μm 至約5 μm之一厚度。 在某些實施例中，於沈積操作之後，藉由光微影及蝕刻操作來將膜102圖案化，使得在膜102上方形成數個波紋部102a及數個孔102b。在某些實施例中，膜102之某些部分經移除以形成孔102b。孔102b暴露第一犧牲層105a之一部分。 在操作506中，將一第二犧牲層105b放置於第一犧牲層105a之一部分(經由孔102b暴露)上方，且使其環繞膜102，如圖5G中所展示。在某些實施例中，第二犧牲層105b覆蓋第一犧牲層105a。在某些實施例中，第二犧牲層105b係藉由任何適合之沈積操作而放置於膜102及第一犧牲層105a上方。在某些實施例中，第二犧牲層105b包含與第一犧牲層105a相同或不同之材料。在某些實施例中，第二犧牲層105b包含介電材料，諸如氧化矽。在某些實施例中，第二犧牲層105b具有約0.3 μm至約5 μm之一厚度。在某些實施例中，第二犧牲層105b具有約0.3 μm至約10 μm之一厚度。在某些實施例中，第二犧牲層105b經平坦化至與所沈積高度相比經減小之一高度。在某些實施例中，第二犧牲層105b係藉由化學機械拋光(CMP)操作而被拋光。 在操作507中，形成導體之一部分，如圖5H及圖5I中所展示。在某些實施例中，形成通過第一犧牲層105a或第二犧牲層105b之數個通路105d，如圖5H中所展示。在某些實施例中，通路105d係藉由任一適合操作(諸如光微影及蝕刻)而形成。在某些實施例中，第一犧牲層105a或第二犧牲層105b經部分地移除且停止於板101處以形成通路105d。在某些實施例中，第一犧牲層105a或第二犧牲層105b經部分地移除且停止於膜102處以形成通路105e。 在某些實施例中，藉由導電材料(諸如銅)來沈積並填充通路105d以形成導電插塞(或第一部分導體)103a，如圖5I中所展示。在某些實施例中，導電插塞103a通過第一犧牲層105a或第二犧牲層105b。在某些實施例中，導電插塞103a自板101穿過膜102延伸。在某些實施例中，導電插塞103a係自膜102或穿過膜102延伸。在某些實施例中，導電插塞103a包含一矽化物部分，該矽化物部分經組態以在板101與金屬插塞103a之間提供一歐姆接觸。 在某些實施例中，藉由部分地移除第一犧牲層105a或第二犧牲層105b且然後放置銅來形成導電插塞103a。在某些實施例中，第一犧牲層105a或第二犧牲層105b係藉由光微影及蝕刻操作而被部分地移除。在某些實施例中，藉由任何適合之沈積操作來放置銅。在某些實施例中，導電插塞103a具有約1 μm至約50 μm之一高度。 圖6係用於製造MEMS裝置100之一部分之方法600之一實施例。方法600包含若干個操作(601、602、603、604、605及606)。在操作601中，提供或接收第二基板201，如圖7A中所展示。在某些實施例中，第二基板201包含數個主動裝置，諸如CMOS裝置。第二基板201包含經放置於第二基板201上方之互連件203，及經放置於層203之上部層級中之數個導電墊202。 在操作602中，部分地移除互連件203，如圖7B中所展示。在某些實施例中，藉由任何適合之操作(諸如光微影及蝕刻)來部分地移除層203。 在操作603中，將一保護層205放置於互連件203、墊202及第二基板201上方，如圖7C中所展示。在某些實施例中，保護層205經組態以防止第二基板201、層203、墊202或放置於第二基板201上方之其他組件被蝕刻或移除。在某些實施例中，保護層205係一蝕刻停止層，以防止第二基板201及放置於第二基板201上方之組件被氫氟酸蒸汽所侵蝕。 在某些實施例中，將一額外介電層206放置於保護層205上方，如圖7D中所展示。在某些實施例中，移除放置於墊202上之保護層205及額外介電層206，如圖7E中所展示。墊202自互連件203、保護層205及介電層206中之貫穿孔206a暴露出。 將一導電材料填充至貫穿孔206a中(如圖7F中所展示)且形成第二部分導體103b。貫穿孔206a可由如對應於圖2之說明中所提及之上覆區段過填充。 在操作604中，倒置第一基板106以使得第一部分導體103a與第二部分導體103b接合，如圖7G中所展示。 在操作605中，薄化第一基板106及第二基板201，如圖7H中所展示。在某些實施例中，藉由研磨操作來薄化第一基板106及第二基板201。在如圖7I中所展示之某些實施例中，完全或部分地移除第一基板106。在某些實施例中，藉由研磨或蝕刻操作來移除第一基板106之某些部分或全部。在某些實施例中，藉由乾式或濕式蝕刻來薄化或移除第一基板106。在某些實施例中，對第一基板106之乾式或濕式蝕刻係停止於板101處。在某些實施例中，第二基板201之厚度係自約800 μm薄化至約100 μm。在某些實施例中，第二基板201之厚度係自約800 μm薄化至約50 μm。 在操作606中，部分地移除板101以具有數個貫穿孔101a，如圖7I中所展示。在操作607中，藉由部分地移除第一犧牲層105a及第二犧牲層105b而形成一第一凹穴104，如圖7J中。亦藉由部分地移除第二基板201、保護層205及層206來形成一第二凹穴204。在某些實施例中，第二凹穴204通過第二基板201及層203。在某些實施例中，第二凹穴204與第一凹穴104對準。形成如圖2中所展示之一單片MEMS裝置。 在本發明中，一種半導體裝置包括包含複數個孔隙之一板。該半導體裝置亦包括：一膜，其與該板相對放置且包含複數個波紋部；一介電質，其環繞且覆蓋該膜之一邊緣；及一基板。該半導體裝置進一步包含一金屬導體，該金屬導體包括穿過介電質延伸之一第一部分及基板上方之一第二部分，其中該第二部分與該第一部分接合。 在本發明中，一種半導體包括一單片感測器，該單片感測器包括一微機電系統(MEMS)裝置及一互補金屬氧化物半導體(CMOS)裝置。該MEMS裝置包括包含複數個孔隙之一板。該MEMS裝置亦包含與該板相對放置且包含複數個波紋部之一膜。該MEMS裝置進一步包含放置在該板下面之一第一導體及該板與該膜之間之一第一凹穴。此外，該CMOS裝置包括一基板、放置於該基板上方之一互連件及電耦合至該互連件且自該互連件朝向該膜擠出之一第二導體。該第一導體以一金屬接合方式與該第二導體連接。 在本發明中，一種製造一半導體結構之方法包括：提供一第一基板；在該第一基板上方放置一板；在該板上方放置一第一犧牲層；在該第一犧牲層之一表面上方形成複數個凹槽；在該第一犧牲層上方放置一膜並將其圖案化；放置一第二犧牲層以環繞該膜且覆蓋該第一犧牲層；及形成通過該第二犧牲層或該膜之複數個導體。提供一第二基板。在該第二基板上方提供一保護層且在該保護層上方提供一介電層。將第二導體填充於穿過該介電層之孔中。倒置第一基板且將導體與第二導體接合。藉由部分地移除第一犧牲層及第二犧牲層而形成一第一凹穴。藉由部分移除地第二基板、保護層及介電層而形成一第二凹穴。 前述內容概述數個實施例之特徵以使得熟習此項技術者可較佳地理解本發明之態樣。熟習此項技術者應瞭解，其可容易地將本發明用作設計或修改用於實施與本文所介紹實施例相同之目的及/或達成與本文所介紹實施例相同之優點之其他製程及結構之一基礎。熟習此項技術者亦應瞭解，此等等效構造未背離本發明之精神及範疇，且熟習此項技術者可在不背離本發明之精神及範疇之情況下對本文進行各種改變、替代及變更。

10‧‧‧半導體結構
15‧‧‧殼體
100‧‧‧微機電系統裝置
101‧‧‧板
101a‧‧‧孔隙/貫穿孔
102‧‧‧膜
102a‧‧‧波紋部
102b‧‧‧孔
103a‧‧‧第一部分/第一部分導體/導電插塞/金屬插塞
103b‧‧‧第二部分/第二部分導體
103b-1‧‧‧區段/上覆區段
103-1‧‧‧導體
103-2‧‧‧導體
104‧‧‧第一凹穴
105‧‧‧介電質
105a‧‧‧第一犧牲層/犧牲層
105b‧‧‧第二犧牲層
105c‧‧‧凹槽
105d‧‧‧通路
105e‧‧‧通路
106‧‧‧裝置基板/第一基板
107‧‧‧層
201‧‧‧基板/第二基板
202‧‧‧導電墊/墊
203‧‧‧互連件/層
204‧‧‧第二凹穴/凹穴
205‧‧‧保護層
206‧‧‧介電層/層
206a‧‧‧貫穿孔
214‧‧‧介電質

當借助附圖閱讀時，自以下詳細說明最佳地理解本發明之態樣。應強調，根據業內標準做法，各種構件未按比例繪製。實際上，為使論述清晰起見，可任意地增加或減小各種構件之尺寸。 圖1係根據某些實施例之一半導體結構之一示意圖。 圖2係根據某些實施例之一半導體結構之一示意圖。 圖3係根據某些實施例圖2中之半導體結構之一俯視圖。 圖4係根據某些實施例製造一半導體結構之一方法之一流程圖。 圖5A至圖5I係根據某些實施例用於製造圖4中之一半導體結構之一方法之中間結構之剖面圖。 圖6係根據某些實施例製造一半導體裝置之一方法之一流程圖。 圖7A至圖7J係根據某些實施例用於製造圖6中之一半導體裝置之一方法之中間結構之剖面圖。

101‧‧‧板

101a‧‧‧孔隙/貫穿孔

102‧‧‧膜

102a‧‧‧波紋部

103a‧‧‧第一部分/第一部分導體/導電插塞/金屬插塞

103b‧‧‧第二部分/第二部分導體

104‧‧‧第一凹穴

105‧‧‧介電質

201‧‧‧基板/第二基板

202‧‧‧導電墊/墊

203‧‧‧互連件/層

204‧‧‧第二凹穴/凹穴

205‧‧‧保護層

206‧‧‧介電層/層

Claims (1)

1. 一種半導體裝置，其包含： 一板，其包含複數個孔隙； 一膜，其與該板相對放置且包含複數個波紋部； 一介電質，其環繞且覆蓋該膜之一邊緣； 一基板；及 一金屬導體，其包括 穿過該介電質延伸之一第一部分；及 該基板上方之一第二部分，其中該第二部分係與該第一部分接合。