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TW201409466A - 磁阻性記憶體元件之架構 - Google Patents

磁阻性記憶體元件之架構 Download PDF

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Publication number
TW201409466A
TW201409466A TW102125322A TW102125322A TW201409466A TW 201409466 A TW201409466 A TW 201409466A TW 102125322 A TW102125322 A TW 102125322A TW 102125322 A TW102125322 A TW 102125322A TW 201409466 A TW201409466 A TW 201409466A
Authority
TW
Taiwan
Prior art keywords
well
transistor
core circuit
region
bit line
Prior art date
Application number
TW102125322A
Other languages
English (en)
Inventor
Jae-Young Lee
Bong-Jin Kang
Jung-Hwa Hwang
Ki-Woong Yeom
Young-Kwan Kim
Dong-Hyun Sohn
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW201409466A publication Critical patent/TW201409466A/zh

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
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Abstract

提供一種半導體記憶體元件，包含行解碼器、多個子胞元區塊以及位元線選擇電路。行解碼器經組態以對行位址進行解碼且驅動行選擇信號。子胞元區塊中的每一者包含：多條位元線；多條字元線；以及多個記憶體胞元，連接至多條位元線以及多條字元線。位元線選擇電路包含多個位元線連接控制器，且經組態以回應於行選擇信號而選擇一或多條位元線。位元線連接控制器中的每一者分別回應於行選擇信號中的第一行選擇信號以及第二行選擇信號而將各別第一位元線電耦接至對應的第一區域輸入/輸出(I/O)線以及第二區域輸入/輸出(I/O)線。

Description

磁阻性記憶體元件之架構 【相關申請案的交叉參考】
本申請案根據35 U.S.C.§119主張2012年8月17日申請的韓國專利申請案第10-2012-0090299號的優先權，所述專利申請案的全部揭露內容以引用的方式併入本文中。
各種實例實施例是關於記憶體元件，且更特定言之，是關於包含自旋轉移力矩磁阻性隨機存取記憶體(spin transfer torque-magneto-resistive random access memory,STT-MRAM)胞元的磁阻性記憶體元件。
隨著半導體產品的體積減小，對增加半導體產品的資料處理量的需要增長。因此，需要增大用於半導體產品的記憶體元件的操作速度以及整合密度。為了滿足此等需求，舉例而言，已提出磁阻性隨機存取記憶體(magneto-resistive random access memory,MRAM)，其經組態以使用磁性體(magnetic body)的極 性發生的電阻變化而實現記憶體功能。
最近，已對實施針對包含MRAM胞元的高速低功率行動元件而最佳化的半導體記憶體元件的方法進行研究。
本揭露提供磁阻性隨機存取記憶體元件(MRAM)的架構，其可將MRAM的操作特性最佳化，且增大MRAM的部件的整合密度。
根據一個實施例，一種半導體記憶體元件包含：列解碼器；行解碼器；多個子胞元區塊；多個位元線感測放大器區域；多個子字元線驅動器；以及位元線連接控制器。所述列解碼器經組態以對列位址進行解碼且驅動全域字元線驅動信號。所述行解碼器經組態以對行位址進行解碼且驅動行選擇信號以選擇特定位元線。所述多個子胞元區塊中的每一者包含：多條位元線；多條字元線；以及多個記憶體胞元，連接至所述多條位元線以及所述多條字元線。所述位元線感測放大器區域中的每一者包含位元線感測放大器，且在第一方向上安置於兩個子胞元區塊之間，且所述位元線感測放大器中的每一者經組態以感測及放大對應位元線的資料。所述子字元線驅動器中的每一者在垂直於所述第一方向的第二方向上安置於兩個子胞元區塊之間，且經組態以回應於所述全域字元線驅動信號而驅動對應字元線。所述位元線連接控制器中的每一者分別回應於所述行選擇信號中的第一行選擇信號以 及第二行選擇信號而將各別第一位元線電耦接至對應的第一區域輸入/輸出(I/O)線以及第二區域輸入/輸出(I/O)線。
根據另一實施例，一種半導體記憶體元件包含：多個胞元區塊；列解碼器；行解碼器；多個位元線感測放大器區域。所述胞元區塊中的每一者包含多個記憶體胞元，所述記憶體胞元連接至在第一方向上延伸的多條位元線以及在垂直於所述第一方向的第二方向上延伸的多條字元線。所述列解碼器經組態以對列位址進行解碼且在所述字元線上驅動字元線驅動信號。所述行解碼器經組態以對行位址進行解碼且在行選擇線上驅動行選擇信號。所述位元線感測放大器區域中的每一者包含位元線感測放大器，所述位元線感測放大器在所述第一方向上安置於所述胞元區塊之間。所述位元線感測放大器區域中的第一位元線感測放大器區域包含第一P區域以及第一N區域。所述第一P區域包含多個PMOS電晶體，所述PMOS電晶體安置於所述第一方向上。所述第一N區域包含多個NMOS電晶體，所述NMOS電晶體安置於所述第一方向上且在所述第二方向上與所述第一P區域間隔開。
根據又一實施例，一種半導體記憶體元件包含：位於第一阱中的記憶體胞元區域；列解碼器；行解碼器；子字元線驅動器；位元線感測放大器；以及第二阱及第三阱。所述記憶體胞元區域包含多個記憶體胞元，所述記憶體胞元連接至多條字元線以及多條位元線，其中所述記憶體胞元形成於所述第一阱中，而所述第一阱是第一類型阱。所述列解碼器經組態以對列位址進行解 碼且輸出全域字元線驅動信號。所述行解碼器經組態以對行位址進行解碼且輸出行選擇信號。所述列解碼器以及所述行解碼器安置於周邊電路區域中。所述子字元線驅動器經組態以回應於所述全域字元線驅動信號而輸出各別字元線驅動信號。所述位元線感測放大器包含多個PMOS及NMOS電晶體。所述子字元線驅動器以及所述位元線感測放大器安置於核心電路區域中。所述第二阱為不同於所述第一類型阱的第二類型阱，且安置成鄰近於所述第一阱的第一側。所述第三阱為所述第二類型阱，且安置成鄰近於與所述第一側對置的所述第一阱的第二側。所述第一阱包含連接至第一電壓端子的第一阱偏壓區域。所述第二阱以及所述第三阱中的每一者包含分別連接至第二電壓端子以及第三電壓端子的第二偏壓區域以及第三偏壓區域。所述第一電壓端子經組態以接收第一電壓位準，所述第一電壓位準不同於由所述第二電壓端子以及所述第三電壓端子中的每一者接收的電壓位準。所述第一阱至所述第三阱安置於第四阱上，而所述第四阱是所述第二類型阱。
11‧‧‧第一鐵磁層
12‧‧‧耦接層
13‧‧‧第二鐵磁層
100‧‧‧磁阻性記憶體元件
110‧‧‧命令解碼器
120‧‧‧位址輸入緩衝器
130‧‧‧列解碼器
140‧‧‧行解碼器
150‧‧‧源極線電壓產生器
160‧‧‧記憶體胞元陣列
161‧‧‧記憶體胞元
170‧‧‧輸入/輸出(I/O)感測放大器
180‧‧‧I/O電路
210‧‧‧寫入驅動器
220‧‧‧位元線選擇電路
230‧‧‧感測放大器
1300‧‧‧半導體記憶體晶片
1310‧‧‧記憶體組Bank A至Bank D
1320‧‧‧列解碼器
1330‧‧‧行解碼器
1340‧‧‧周邊區域
1341‧‧‧源極線電壓產生器
1342‧‧‧源極線電壓產生器
1501‧‧‧記憶體胞元
1610‧‧‧子字元線驅動器
1700‧‧‧子胞元區塊
1701‧‧‧第一位元線連接控制器
1702‧‧‧第二位元線連接控制器
1703‧‧‧第三位元線連接控制器
1704‧‧‧第四位元線連接控制器
1705‧‧‧第五位元線連接控制器
1706‧‧‧第六位元線連接控制器
1707‧‧‧第七位元線連接控制器
1708‧‧‧第八位元線連接控制器
1800‧‧‧子胞元區塊
1801‧‧‧第一位元線連接控制器
1802‧‧‧第二位元線連接控制器
1803‧‧‧第三位元線連接控制器
1804‧‧‧第四位元線連接控制器
1805‧‧‧第五位元線連接控制器
1806‧‧‧第六位元線連接控制器
1807‧‧‧第七位元線連接控制器
1808‧‧‧第八位元線連接控制器
1900‧‧‧子胞元區塊
1901‧‧‧第一位元線連接控制器
1902‧‧‧第二位元線連接控制器
1903‧‧‧第三位元線連接控制器
1904‧‧‧第四位元線連接控制器
1905‧‧‧第五位元線連接控制器
1906‧‧‧第六位元線連接控制器
1907‧‧‧第七位元線連接控制器
1908‧‧‧第八位元線連接控制器
2001‧‧‧第一行選擇線電晶體
2002‧‧‧第二行選擇線電晶體
2101‧‧‧第一導電類型第一行選擇線電晶體
2102‧‧‧第二導電類型第一行選擇線電晶體
2103‧‧‧第一導電類型第二行選擇線電晶體
2104‧‧‧第二導電類型第二行選擇線電晶體
2201‧‧‧第一導電類型第一行選擇線電晶體
2202‧‧‧第二導電類型第一行選擇線電晶體
2203‧‧‧第一導電類型第二行選擇線電晶體
2204‧‧‧第二導電類型第二行選擇線電晶體
2205‧‧‧第一反相器
2206‧‧‧第二反相器
2310‧‧‧第一位元線連接控制器
2311‧‧‧第一行選擇線電晶體
2312‧‧‧第二行選擇線電晶體
2313‧‧‧第一行選擇線電晶體
2314‧‧‧第二行選擇線電晶體
2315‧‧‧第一行選擇線電晶體
2316‧‧‧第二行選擇線電晶體
2317‧‧‧第一行選擇線電晶體
2318‧‧‧第二行選擇線電晶體
2330‧‧‧第三位元線連接控制器
2350‧‧‧第五位元線連接控制器
2370‧‧‧第七位元線連接控制器
2410‧‧‧第一位元線連接控制器
2411‧‧‧第一行選擇線電晶體
2412‧‧‧第二行選擇線電晶體
2413‧‧‧第一行選擇線電晶體
2414‧‧‧第二行選擇線電晶體
2415‧‧‧第一行選擇線電晶體
2416‧‧‧第二行選擇線電晶體
2417‧‧‧第一行選擇線電晶體
2418‧‧‧第二行選擇線電晶體
2430‧‧‧第三位元線連接控制器
2450‧‧‧第五位元線連接控制器
2470‧‧‧第七位元線連接控制器
2510‧‧‧第一位元線連接控制器
2511‧‧‧第一導電類型第一行選擇線電晶體
2512‧‧‧第二導電類型第一行選擇線電晶體
2513‧‧‧第一導電類型第二行選擇線電晶體
2514‧‧‧第二導電類型第二行選擇線電晶體
2515‧‧‧第一導電類型第一行選擇線電晶體
2516‧‧‧第二導電類型第一行選擇線電晶體
2517‧‧‧第一導電類型第二行選擇線電晶體
2518‧‧‧第二導電類型第二行選擇線電晶體
2521‧‧‧第一導電類型第一行選擇線電晶體
2522‧‧‧第二導電類型第一行選擇線電晶體
2523‧‧‧第一導電類型第二行選擇線電晶體
2524‧‧‧第二導電類型第二行選擇線電晶體
2525‧‧‧第一導電類型第一行選擇線電晶體
2526‧‧‧第二導電類型第一行選擇線電晶體
2527‧‧‧第一導電類型第二行選擇線電晶體
2528‧‧‧第二導電類型第二行選擇線電晶體
2530‧‧‧第三位元線連接控制器
2550‧‧‧第五位元線連接控制器
2570‧‧‧第七位元線連接控制器
2691‧‧‧第一反相器區域
2692‧‧‧第二反相器區域
2693‧‧‧第三反相器區域
2694‧‧‧第四反相器區域
2710‧‧‧記憶體胞元區塊(MCB)
2720‧‧‧位元線感測放大器區域(BLSA)
2731‧‧‧N區域NR_BL
2731-1‧‧‧NMOS電晶體
2731-2‧‧‧NMOS電晶體
2731-3‧‧‧NMOS電晶體
2732‧‧‧N區域NR_BL
2732-1‧‧‧NMOS電晶體
2732-2‧‧‧NMOS電晶體
2732-3‧‧‧NMOS電晶體
2741‧‧‧P區域PR_BL
2741-1‧‧‧PMOS電晶體
2741-2‧‧‧PMOS電晶體
2741-3‧‧‧PMOS電晶體
2742‧‧‧P區域PR_BL
2742-1‧‧‧PMOS電晶體
2742-2‧‧‧PMOS電晶體
2742-3‧‧‧PMOS電晶體
2910‧‧‧MCB
2920‧‧‧位元線感測放大器區域(BLSA)
2931‧‧‧N區域NR_WL
2931-1‧‧‧NMOS電晶體
2932‧‧‧P區域PR_WL
2932-1‧‧‧PMOS電晶體
2933‧‧‧N區域NR_WL
2933-1‧‧‧NMOS電晶體
2934‧‧‧P區域PR_WL
2934-1‧‧‧PMOS電晶體
2941‧‧‧N區域NR_BL
2941-1‧‧‧NMOS電晶體
2942‧‧‧P區域PR_BL
2942-1‧‧‧PMOS電晶體
2943‧‧‧N區域NR_BL
2943-1‧‧‧NMOS電晶體
2944‧‧‧P區域PR_BL
2944-1‧‧‧PMOS電晶體
3012‧‧‧p阱
3014‧‧‧n+型區域
3018‧‧‧p+型區域
3022‧‧‧p阱
3024‧‧‧n+區域
3026‧‧‧閘極
3028‧‧‧p+區域
3032‧‧‧n阱
3034‧‧‧p+區域
3036‧‧‧閘極
3038‧‧‧n+區域
3042‧‧‧n阱
3044‧‧‧n+區域
3054‧‧‧n+區域
3056‧‧‧閘極
3058‧‧‧p+區域
3112‧‧‧p阱
3114‧‧‧n+區域
3116‧‧‧閘極
3118‧‧‧p+區域
3122‧‧‧p阱
3124‧‧‧n+區域
3126‧‧‧閘極
3128‧‧‧p+區域
3132‧‧‧n阱
3134‧‧‧p+區域
3136‧‧‧閘極
3138‧‧‧n+區域
3142‧‧‧n阱
3144‧‧‧n+區域
3152‧‧‧p阱
3154‧‧‧n+區域
3156‧‧‧閘極
3158‧‧‧p+區域
3162‧‧‧n阱
3164‧‧‧p+區域
3166‧‧‧閘極
3168‧‧‧n+區域
3172‧‧‧n阱
3174‧‧‧n+區域
3184‧‧‧n+區域
3186‧‧‧閘極
3188‧‧‧p+區域
3212‧‧‧p阱
3214‧‧‧n+區域
3216‧‧‧閘極
3218‧‧‧p+區域
3222‧‧‧n阱
3224‧‧‧p+區域
3226‧‧‧閘極
3228‧‧‧n+區域
3232‧‧‧p阱
3234‧‧‧n+區域
3236‧‧‧閘極
3238‧‧‧p+區域
3242‧‧‧n阱
3244‧‧‧n+區域
3254‧‧‧n+區域
3256‧‧‧閘極
3258‧‧‧p+區域
3300‧‧‧記憶體模組
3310‧‧‧印刷電路板(PCB)
3320‧‧‧MRAM記憶體晶片
3330‧‧‧連接器
3400‧‧‧記憶體模組
3410‧‧‧PCB
3420‧‧‧MRAM記憶體晶片
3430‧‧‧連接器
3440‧‧‧緩衝器
3500‧‧‧記憶體模組
3510‧‧‧PCB
3520‧‧‧MRAM記憶體晶片
3530‧‧‧連接器
3540‧‧‧緩衝器
3550‧‧‧控制器
3600‧‧‧堆疊型半導體元件
3610‧‧‧記憶體胞元陣列
3620‧‧‧直通基板穿孔
3700‧‧‧記憶體系統
3710‧‧‧記憶體控制器
3720‧‧‧磁阻性記憶體元件
3800‧‧‧記憶體系統
3820‧‧‧控制器
3821‧‧‧控制單元
3822‧‧‧第一傳輸器
3823‧‧‧第一接收器
3830‧‧‧磁阻性記憶體元件
3831‧‧‧第二接收器
3831_1‧‧‧第二光學解調變器
3832‧‧‧記憶體胞元陣列
3833‧‧‧第二傳輸器
3833_1‧‧‧第二光學調變器
3810a‧‧‧光學鏈路
3810b‧‧‧光學鏈路
3821‧‧‧控制單元
3822‧‧‧第一傳輸器
3822_1‧‧‧第一光學調變器
3823‧‧‧第一接收器
3823_1‧‧‧第一光學解調變器
3900‧‧‧電腦系統
3910‧‧‧磁阻性記憶體系統
3911‧‧‧記憶體控制器
3912‧‧‧磁阻性記憶體元件
3920‧‧‧數據機
3930‧‧‧使用者介面
3940‧‧‧RAM
3950‧‧‧中央處理單元(CPU)
4000‧‧‧電腦系統
4010‧‧‧磁阻性記憶體元件
4030‧‧‧使用者介面
4050‧‧‧CPU
4060‧‧‧系統匯流排
ADD‧‧‧位址信號/位址
ADDR_X‧‧‧列位址
ADDR_Y‧‧‧行位址
AFL‧‧‧反鐵磁層
BL‧‧‧位元線
BL‧‧‧穿隧阻障層
BL1‧‧‧第二穿隧阻障層
BL2‧‧‧第一穿隧阻障層
BL1至BLn‧‧‧位元線
BL<0>至BL<7>‧‧‧位元線
BLSA‧‧‧位元線感測放大器區域
CASB‧‧‧行位址選通信號
CKE‧‧‧時脈啟用信號
CMD‧‧‧命令
CSB‧‧‧晶片選擇信號
CSL_S‧‧‧行選擇信號
CSL_s1至CSL_sn‧‧‧行選擇信號
CSL_PT1‧‧‧第一行選擇線
CSL_PT2‧‧‧第二行選擇線
CSL0_PT1‧‧‧行選擇線
CSL0_PT2‧‧‧行選擇線
CSLB_PT1‧‧‧第一互補行選擇線
CSLB_PT2‧‧‧第二互補行選擇線
DIN‧‧‧輸入資料
Dir_BL‧‧‧位元線方向
Dir_WL‧‧‧字元線方向
DQ‧‧‧資料
DOUT‧‧‧輸出資料
FL‧‧‧自由層
LA1至LAn‧‧‧半導體層
LIO‧‧‧區域I/O線
LIO0_PT1至LIO7_PT1‧‧‧區域I/O線
LIO0_PT2至LIO7_PT2‧‧‧區域I/O線
LIO_PT1‧‧‧第一區域I/O線
LIO_PT2‧‧‧第二區域I/O線
LWL‧‧‧區域字元線
MN11至MNmn‧‧‧記憶體胞元電晶體
MRS‧‧‧模式暫存器設定
MTJ11至MTJmn‧‧‧MTJ部件
NG‧‧‧閘極線
NR1‧‧‧導電區域
NR2‧‧‧導電區域
OPT1‧‧‧第一光學傳輸信號
OPT1'‧‧‧第一光學接收信號
OPT2‧‧‧第二資料信號
OPT2'‧‧‧第二光學接收信號
P_sub‧‧‧P型基板
PAD‧‧‧襯墊
PL‧‧‧釘紮層
PL1‧‧‧第二釘紮層
PL2‧‧‧第一釘紮層
PG‧‧‧閘極線
PR1‧‧‧導電區域
PR2‧‧‧導電區域
RASB‧‧‧列位址選通信號
SCB‧‧‧子胞元區塊
SN1‧‧‧控制信號
SN2‧‧‧資料信號
SL‧‧‧源極線
SWD‧‧‧子字元線驅動器區域
VBB‧‧‧第二體電壓端子
VBB_CELL‧‧‧第一體電壓端子
VREF‧‧‧參考電壓
VSL‧‧‧源極線驅動電壓
VSS‧‧‧第四體電壓端子
VPP‧‧‧第三體電壓端子
WC1‧‧‧寫入電流
WC2‧‧‧寫入電流
WEB‧‧‧寫入啟用信號
WL‧‧‧字元線
WL_S‧‧‧字元線驅動信號
WL1至WLm‧‧‧字元線
將自結合附圖進行的以下詳細描述更清楚地理解例示性實施例。
圖1為根據一些實施例的磁阻性記憶體元件的方塊圖。
圖2為根據一些實施例的圖1的磁阻性記憶體元件中所包含的記憶體胞元陣列的實例的電路圖。
圖3為根據一個實施例的構成圖2的記憶體胞元陣列的磁阻性記憶體胞元的實例的電路圖。
圖4為根據一個實施例的圖3的磁阻性記憶體胞元的三維圖。
圖5及圖6為展示根據一些實施例的因所寫入的資料而引起的磁性穿隧接面(magnetic tunnel junction,MTJ)部件的磁化方向的圖式。
圖7為說明根據一個實施例的MTJ部件的寫入操作的圖式。
圖8至圖12為根據一些實施例的圖2的記憶體胞元陣列中所包含的MTJ部件的圖式。
圖13說明根據一些實施例的構成磁阻性記憶體元件的半導體記憶體晶片的例示性佈局。
圖14說明根據一些實施例的圖13所示的記憶體組的例示性佈局。
圖15說明根據一些實施例的圖14所示的子胞元區塊的例示性佈局。
圖16說明根據一個實施例的字元線、區域字元線以及全域字元線的例示性佈局。
圖17說明根據一個實施例的位元線連接控制器的例示性佈局。
圖18說明根據一個實施例的位元線連接控制器的例示性佈局。
圖19說明根據一個實施例的位元線連接控制器的例示性佈 局。
圖20為根據一個實施例的位元線連接控制器的例示性電路圖。
圖21為根據一個實施例的位元線連接控制器的例示性電路圖。
圖22為根據一個實施例的位元線連接控制器的例示性電路圖。
圖23為根據一個實施例的圖20的位元線連接控制器的例示性圖式。
圖24為根據一個實施例的圖20的位元線連接控制器的例示性圖式。
圖25為根據一個實施例的圖21的位元線連接控制器的例示性圖式。
圖26為根據一個實施例的圖22的位元線連接控制器的例示性圖式。
圖27為用於解釋根據一個實施例的位元線感測放大器區域中的電晶體的佈局的例示性圖式。
圖28為根據一個實施例的圖27所示的電晶體的佈局的部分放大圖。
圖29為用於解釋根據一個實施例的位元線感測放大器區域中的電晶體的佈局的例示性圖式。
圖30為用於解釋根據一個實施例的磁阻性記憶體元件的電 晶體阱結構的例示性圖式。
圖31為用於解釋根據一個實施例的磁阻性記憶體元件的電晶體阱結構的例示性圖式。
圖32為用於解釋根據一個實施例的磁阻性記憶體元件的電晶體阱結構的例示性圖式。
圖33為根據一些實施例的包含磁阻性記憶體元件的記憶體模組的例示性圖式。
圖34為根據一些實施例的包含磁阻性記憶體元件的記憶體模組的例示性圖式。
圖35為根據一些實施例的包含磁阻性記憶體元件的記憶體模組的例示性圖式。
圖36為根據一些實施例的包含多個半導體層的堆疊型半導體元件的例示性示意圖。
圖37為根據一些實施例的包含磁阻性記憶體元件的記憶體系統的實例的方塊圖。
圖38為根據一些實施例的包含磁阻性記憶體元件以及光學鏈路的記憶體系統的實例的方塊圖。
圖39為根據一些實施例的包含磁阻性記憶體元件的資訊處理系統的實例的方塊圖。
圖40為根據一些實施例的包含磁阻性記憶體元件的資訊處理系統的實例的方塊圖。
現將參看附圖來更全面地描述本揭露的實例實施例，附圖中繪示了本揭露的例示性實施例。然而，本揭露可按照許多替代形式來體現且不應解釋為限於本文所闡述的實施例。
因此，雖然本揭露可按照各種形式來修改且呈現各種替代形式，但本揭露的特定實施例作為實例展示於圖式中且詳細描述於下文中。不欲將本揭露限於所揭露的特定形式。實際上，本揭露將涵蓋落入隨附申請專利範圍的精神及範疇內的所有修改、均等物以及替代。實例實施例的部件遍及圖式及詳細描述而一致以相同參考數字來表示。
應理解，雖然在本文中關於本揭露的部件，可使用術語「第一」、「第二」等，但除非另有指示，否則此等部件不應解釋為受此等術語限制。舉例而言，第一部件可稱為第二部件，且第二部件可稱為第一部件，而不偏離本揭露的範疇。
應理解，在一部件被稱為「連接至」或「耦接至」另一部件時，所述部件可直接連接至或耦接至所述另一部件，或可存在介入部件。相比而言，在一部件被稱為「直接連接至」或「直接耦接至」另一部件時，不存在介入部件。用以描述部件之間的關係的其他詞應以相似方式解釋(亦即，「在......之間」相對於「直接在......之間」、「鄰近」相對於「直接鄰近」等)。
本文中用來描述實施例的術語不欲限制本揭露的範疇。字「一」及「該」因具有單數的引用而呈單數形式，然而，在本 文獻中的單數形式的使用應不排除一個以上引用的存在。換言之，除非上下文另有清楚指示，否則以單數形式引用的本揭露的部件可為一或多個。應進一步理解，諸如「包括」及/或「包含」的術語在用於本文中時指定所敍述的特徵、項目、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、項目、步驟、操作、部件、組件及/或其群組的存在或添加。
除非另有定義，否則本文中所使用的所有術語(包含技術以及科學術語)應解釋為具有在本揭露所屬的技術中的慣常用法。應進一步理解，常用的術語亦應解釋為具有在相關技術中的慣常用法，且不應以理想化或過度正式的意義來解釋，除非本文中明確地如此定義。
亦應注意，在一些替代實施方案中，可並不按照流程圖中所描繪的序列執行操作。舉例而言，取決於所涉及的功能性/動作，圖中所示的連續執行的兩個操作可實際上實質上同時執行，或甚至按照所示次序的相反次序來執行。
現將參看附圖來更全面描述本揭露，附圖中繪示了實施例。
圖1為根據一些實施例的磁阻性記憶體元件100的方塊圖。
參看圖1，磁阻性記憶體元件100可包含命令解碼器110、位址輸入緩衝器120、列解碼器130、行解碼器140、源極線電壓產生器150、記憶體胞元陣列160、輸入/輸出(I/O)感測放 大器170以及I/O電路180。
命令解碼器110可對晶片選擇信號CSB、列位址選通信號RASB、行位址選通信號CASB、寫入啟用信號WEB以及時脈啟用信號CKE進行解碼，產生多個控制信號，且控制安置於磁阻性記憶體元件100中的電路。
舉例而言，記憶體胞元陣列160可包含多個自旋轉移力矩磁阻性隨機存取記憶體(STT-MRAM)胞元，且回應於字元線驅動信號WL_s以及行選擇信號CSL_s而操作。
位址輸入緩衝器120可基於外部位址ADDR而產生列位址ADDR_X以及行位址ADDR_Y。
列解碼器130可對列位址ADDR_X進行解碼，產生經解碼的列位址，且基於經解碼的列位址而產生字元線驅動信號WL_s。
行解碼器140可對行位址ADDR_Y進行解碼，產生經解碼的行位址，且基於經解碼的行位址而產生行選擇信號CSL_s。
源極線電壓產生器150可回應於外部電源供應電壓而產生源極線驅動電壓VSL，且將源極線驅動電壓VSL提供至記憶體胞元陣列160的源極線。源極線電壓產生器150可在待用模式或電源切斷模式中停用構成源極線電壓產生器150的電路中的一些或全部。且，源極線電壓產生器150可回應於模式暫存器設定(mode register set,MRS)信號而停用構成源極線電壓產生器150的電路中的一些或全部。
I/O感測放大器170可放大經由區域I/O線LIO而自記憶體胞元陣列160輸出的資料，輸出第一資料，且經由區域I/O線LIO而將輸入資料DIN傳輸至記憶體胞元陣列160。
I/O電路180可判定第一資料的輸出的次序，執行並列至串列轉換操作，產生輸出資料DOUT，緩衝輸入資料DIN，且將經緩衝的輸入資料DIN提供至I/O感測放大器170。
圖2為根據一些實施例的圖1的磁阻性記憶體元件中所包含的記憶體胞元陣列160的實例的電路圖。
參看圖2，記憶體胞元陣列160可連接至寫入驅動器210、位元線選擇電路220、源極線電壓產生器150以及感測放大器230。
記憶體胞元陣列160可包含多條字元線WL1至WLm以及多條位元線BL1至BLn，且記憶體胞元161可分別介入於字元線WL1至WLm與位元線BL1至BLn之間。
記憶體胞元陣列160可包含具有分別連接至字元線WL1至WLm的閘極的記憶體胞元電晶體MN11至MNmn以及分別連接於記憶體胞元電晶體MN11至MNmn與位元線BL1至BLn之間的MTJ部件MTJ11至MTJmn。各別記憶體胞元電晶體MN11至MN1n的源極可連接至源極線SL。
位元線選擇電路220可回應於行選擇信號CSL_s1至CSL_sn而分別將位元線BL1至BLn連接至感測放大器230。
感測放大器230可放大位元線選擇電路220的輸出電壓 信號與參考電壓VREF之間的差，且產生輸出資料DOUT。
寫入驅動器210可連接至位元線BL1至BLn，基於寫入資料而產生程式化電流，且將程式化電流提供至位元線BL1至BLn。為了對記憶體胞元陣列160中所包含的MTJ部件進行磁化，可將高於施加至位元線BL1至BLn的電壓的電壓施加至源極線SL。源極線電壓產生器150可產生源極線驅動電壓VSL且將源極線驅動電壓VSL提供至記憶體胞元陣列160的源極線SL。
圖3為根據一個實施例的構成圖2的記憶體胞元陣列160的磁阻性記憶體胞元的實例的電路圖。
參看圖3，磁阻性記憶體胞元161可包含記憶體胞元電晶體MN11(包含NMOS電晶體)以及MTJ部件MTJ11。記憶體胞元電晶體MN11可包含連接至字元線WL1的閘極以及連接至源極線SL的源極。MTJ部件MTJ11可連接於記憶體胞元電晶體MN11的汲極與位元線BL1之間。
圖4為根據一個實施例的圖3的磁阻性記憶體胞元的三維圖。
參看圖4，MTJ部件MTJ11可包含：釘紮層PL，具有預定釘紮磁化方向；自由層FL，在外部施加的磁場的方向上磁化；以及穿隧阻障層BL，形成於釘紮層PL與自由層FL之間且包含絕緣膜。為了對釘紮層PL的磁化方向進行釘紮，MTJ部件MTJ11可更包含反鐵磁層(未繪示)。圖4的MTJ部件MTJ11可為構成STT-MRAM的MTJ部件。
為了實現STT-MRAM的寫入操作，可將邏輯高電壓施加至字元線WL1以接通記憶體胞元電晶體MN11，且可將寫入電流施加於位元線BL1與源極線SL之間。為了實現STT-MRAM的讀取操作，可將邏輯高電壓施加至字元線WL1以接通記憶體胞元電晶體MN11，且可自位元線BL1向源極線SL施加讀取電流，以使得可由於所施加的讀取電流基於MTJ部件的電阻來判定記憶體胞元中所儲存的資料。
圖5及圖6為根據一些實施例的因所寫入的資料而引起的MTJ部件的磁化方向的圖式。
MTJ部件的電阻可根據自由層FL的磁化方向而改變。在將讀取電壓I供應至MTJ部件時，可根據MTJ部件的電阻而輸出資料電壓。因為讀取電流I具有遠低於寫入電流的強度，所以自由層FL的磁化方向可並不因讀取電流I而改變。
參看圖5，在MTJ部件中，自由層FL的磁化方向可平行於釘紮層PL的磁化方向。在此狀況下，MTJ部件可具有低電阻。此處，可讀取資料「0」。
參看圖6，在MTJ部件中，自由層FL的磁化方向可反平行於釘紮層PL的磁化方向。在此狀況下，MTJ部件可具有高電阻。此處，可讀取資料「1」。
雖然圖5及圖6展示MTJ部件的自由層FL以及釘紮層PL為水平磁性部件的實例，但在其他實施例中，自由層FL以及釘紮層PL可為垂直磁性部件。
圖7為根據一個實施例的MTJ部件的寫入操作的圖式。
參看圖7，可根據流經MTJ部件的寫入電流WC1及WC2的方向來判定自由層FL的磁化方向。舉例而言，若施加第一寫入電流WC1，則具有與釘紮層PL相同的自旋方向的自由電子可將力矩施加至自由層FL。因此，可將自由層FL磁化成平行於釘紮層PL。在施加第二寫入電流WC2時，具有與釘紮層PL相反的自旋方向的電子可返回至自由層FL且施加力矩。因此，可將自由層FL磁化成反平行於釘紮層PL。舉例而言，在MTJ部件中，自由層FL的磁化方向可由於自旋轉移力矩(STT)而改變。
圖8至圖12為根據一些實施例的圖2的記憶體胞元陣列中所包含的MTJ部件的圖式。
圖8及圖9為根據一些實施例的在STT-MRAM中具有水平磁化方向的MTJ部件的圖式。在具有水平磁化方向的MTJ部件中，電流流動的方向可實質上垂直於易磁化軸(magnetization easy axis)。
參看圖8，MTJ部件可包含自由層FL、穿隧阻障層BL、釘紮層PL以及反鐵磁層AFL。
自由層FL可包含具有可變磁化方向的材料。自由層FL的磁化方向可由於記憶體胞元內及/或記憶體胞元外所提供的電/磁因素而改變。自由層FL可包含含有鈷(Co)、鐵(Fe)以及鎳(Ni)中的至少一者的鐵磁材料。舉例而言，自由層FL可包含選自由以下各者組成的群組的至少一者：FeB、Fe、Co、Ni、Gd、 Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。
穿隧阻障層BL可具有小於自旋擴散距離的厚度。穿隧阻障層BL可包含非磁性材料。在實例中，穿隧阻障層BL可包含選自由以下各者組成的群組的至少一者：鎂(Mg)、鈦(Ti)、鋁(Al)、鎂鋅(MgZn)以及鎂硼(MgB)氧化物、氮化鈦(titanium nitride)以及氮化釩(vanadium nitride)。
釘紮層PL可由於反鐵磁層AFL而具有釘紮磁化方向。且，釘紮層PL可包含鐵磁材料。舉例而言，釘紮層PL可包含選自由以下各者組成的群組的至少一者：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。
反鐵磁層AFL可包含反鐵磁材料。舉例而言，反鐵磁層AFL可包含選自由以下各者組成的群組的至少一者：PtMn、IrMn、MnO、MnS、MnTe、MnF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO以及Cr。
在另一實施例中，因為MTJ部件的自由層以及釘紮層中的每一者是由鐵磁材料形成，所以可在鐵磁材料的邊緣處產生雜散場(stray field)。雜散場可降低自由層的磁阻或增大自由層的電阻磁力，且影響切換特性而形成非對稱切換。因此，可需要經組態以降低或控制MTJ部件的鐵磁材料中所產生的雜散場的結構。
參看圖9，MTJ部件的釘紮層PL可包含合成反鐵磁 (synthetic anti-ferromagnetic,SAF)層。釘紮層PL可包含第一鐵磁層11、耦接層12以及第二鐵磁層13。第一鐵磁層11以及第二鐵磁層13中的每一者可包含選自由以下各者組成的群組的至少一者：CoFeB、Fe、Co、Ni、Gd、Dy、CoFe、NiFe、MnAs、MnBi、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO以及Y3Fe5O12。在此狀況下，第一鐵磁層11以及第二鐵磁層13可具有不同磁化方向，且第一鐵磁層11以及第二鐵磁層13中的每一者的磁化方向可被釘紮。耦接層12可包含釕(Ru)。
圖10為根據一個實施例的STT-MRAM中所包含的MTJ部件的圖式。具有垂直磁化方向的MTJ部件可具有實質上平行於電流移動的方向的易磁化軸。參看圖10，MTJ部件可包含自由層FL、釘紮層PL以及穿隧阻障層BL。
在自由層FL的磁化平行於釘紮層PL的磁化方向時，電阻可變低，而在自由層FL的磁化反平行於釘紮層PL的磁化方向時，電阻可變高。可根據電阻來儲存資料。
為了實施具有垂直磁化方向的MTJ部件時，自由層FL以及釘紮層PL可由具有高磁性各向同性能量的材料形成。具有高磁性各向同性能量的材料可包含非晶稀土元素的合金、多層薄膜(諸如，(Co/Pt)n或(Fe/Pt)n)以及具有L10結晶結構的有序晶格材料。舉例而言，自由層FL可包含有序合金且包含選自由以下各者組成的群組的至少一者：鐵(Fe)、鈷(Co)、鎳(Ni)、鈀(Pa) 以及鉑(Pt)。舉例而言，自由層FL可包含Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金以及Co-Ni-Pt合金中的至少一者。舉例而言，此等合金可按照化學計量方式表示為Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
釘紮層PL可包含有序合金且包含選自由以下各者組成的群組的至少一者：Fe、Co、Ni、Pa以及Pt。舉例而言，釘紮層PL可包含選自由以下各者組成的群組的至少一者：Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-Ni-Pt合金、Co-Fe-Pt合金以及Co-Ni-Pt合金。舉例而言，此等合金可按照化學計量方式表示為Fe50Pt50、Fe50Pd50、Co50Pd50、Co50Pt50、Fe30Ni20Pt50、Co30Fe20Pt50或Co30Ni20Pt50。
圖11及圖12為根據一些實施例的雙MTJ部件的圖式，所述雙MTJ部件為STT-MRAM元件中所包含的MTJ部件。雙MTJ部件可具有穿隧阻障層以及釘紮層分別安置於自由層的兩端的結構。
參看圖11，形成水平磁場的雙MTJ部件可包含第一釘紮層PL2、第一穿隧阻障層BL2、自由層FL、第二穿隧阻障層BL1以及第二釘紮層PL1。形成各別層的材料可與上文參看圖8所述的自由層FL、穿隧阻障層BL以及釘紮層PL的材料相同或類似。
在此狀況下，在第一釘紮層PL2固定於與第二釘紮層PL1相反的磁化方向上時，由第一釘紮層PL2以及第二釘紮層PL1導 致的磁力可實質上彼此平衡。因此，雙MTJ部件可使用小於典型MTJ部件的電流來執行寫入操作。
此外，因為雙MTJ部件由於第二穿隧阻障層BL1而在讀取操作期間提供較高電阻，所以可獲得較清楚的資料值。
參看圖12，形成垂直磁場的雙MTJ部件可包含第一釘紮層PL2、第一穿隧阻障層BL2、自由層FL、第二穿隧阻障層BL1以及第二釘紮層PL1。形成各別層的材料可與上文參看圖8所述的自由層FL、穿隧阻障層BL以及釘紮層PL的材料相同或類似。
在此狀況下，在第一釘紮層PL2釘紮於與第二釘紮層PL1相反的磁化方向上時，由第一釘紮層PL2以及第二釘紮層PL1導致的磁力可實質上彼此平衡。因此，雙MTJ部件可使用小於典型MTJ部件的電流來執行寫入操作。
圖13說明根據一些實施例的構成磁阻性記憶體元件的半導體記憶體晶片的例示性佈局。
參看圖13，半導體記憶體晶片1300可包含四個記憶體組Bank A至Bank D 1310。包含多個STT-MRAM胞元的多個子胞元區塊可安置於記憶體組1310中的每一者中。列解碼器1320以及行解碼器1330可安置成鄰近於記憶體組1310中的每一者。且，用於與外部通信的襯墊PAD可安置於半導體記憶體晶片1300的邊緣以及中央中所安置的周邊區域中。此外，源極線電壓產生器1341及1342可安置於半導體記憶體晶片1300的中央中所安置的周邊區域中。列解碼器1320、行解碼器1330以及源極線電壓產生 器1341及1342可構成周邊電路。
雖然圖13展示設置了兩個源極線電壓產生器1341及1342的實施例，但源極線電壓產生器可按照與記憶體組1310的數目相等的數目來設置，以使得源極線驅動電壓可分別施加至記憶體組1310。或者，一個源極線電壓產生器可設置於半導體記憶體晶片1300的周邊區域中，且將源極線驅動電壓施加至半導體記憶體晶片1300的所有記憶體組1310中的每一者。
列解碼器1320可安置於半導體記憶體晶片1300的短軸方向上，而行解碼器1330可安置於半導體記憶體晶片1300的長軸方向上。此後，分別分配給兩個鄰近記憶體組1310的列解碼器1320可安置成彼此鄰近且共用控制線(未繪示)。
在一些實施例中，半導體記憶體晶片1300的記憶體組1310的數目可以不是4個，而是8個或8個以上。
圖14說明根據一些實施例的圖13所示的記憶體組1310的例示性佈局。
參看圖14，在記憶體組1310中，I個子胞元區塊SCB可安置於第一方向上，且J個子胞元區塊SCB可安置於正交於第一方向的第二方向上。多條位元線、多條字元線以及多個STT-MRAM胞元可安置於子胞元區塊SCB中的每一者中。多個STT-MRAM胞元可安置於位元線與字元線之間的交叉點處。
I+1個子字元線驅動器區域SWD可在第一方向上安置於子胞元區塊SCB之間。子字元線驅動器可安置於子字元線驅動器 區域SWD中。
J+1個位元線感測放大器區域BLSA可在第二方向上安置於子胞元區塊之間。經組態以感測記憶體胞元中所儲存的資料的感測放大器可安置於位元線感測放大器區域BLSA中。
圖15為根據一些實施例的圖14所示的子胞元區塊SCB的例示性佈局。
參看圖15，子胞元區塊SCB可包含M×N個記憶體胞元1501，其可分別連接至安置成在第一方向上延伸的M條字元線WL1至WLM，且可分別連接至安置成在正交於第一方向的第二方向上延伸的N條位元線BL1至BLN。記憶體胞元1501可為STT-MRAM胞元1501。
圖16說明根據一個實施例的字元線、區域字元線以及全域字元線的例示性佈局。
參看圖16，區域字元線LWL可安置於平行於字元線WL的方向上。
區域字元線LWL可將子字元線驅動器區域SWD的子字元線驅動器1610與子胞元區塊SCB的字元線WL連接。
在安置於一個子胞元區塊SCB中的N條字元線中，N/2條字元線可分別連接至N/2條區域字元線LWL，而所述N/2條區域字元線LWL連接至安置於子胞元區塊SCB的字元線方向的一側上的子字元線驅動器區域SWD的子字元線驅動器，而剩餘N/2條字元線可分別連接至N/2條區域字元線LWL，而所述N/2條區 域字元線LWL連接至安置於子胞元區塊SCB的字元線方向的另一側上的子字元線驅動器區域SWD的子字元線驅動器。此結構可被稱為單位字元線連接結構。
在單位字元線連接結構中，N條區域字元線中的N/2條可安置於子胞元區塊SCB的字元線方向的一側上，而N條區域字元線中的N/2條可安置於子胞元區塊SCB的字元線方向的另一側上。
單位字元線連接結構的N條字元線WL可按照鋸齒狀連接至安置於子胞元區塊SCB的字元線方向的兩側上的區域字元線LWL。舉例而言，奇數字元線WL可連接至安置於子胞元區塊SCB的字元線方向的一側上的區域字元線LWL，而偶數字元線WL可連接至安置於字元線方向的另一側上的區域字元線LWL。
對應於安置於一個子胞元區塊SCB中的N條字元線WL的區域字元線LWL可使用A位元位址來匹配，且N等於2A的關係可得以滿足。
全域字元線GWL可連接至列解碼器。
全域字元線GWL可安置於不同於安置了字元線WL以及區域字元線LWL的層的層中。
一條全域字元線GWL可安置於平行於字元線WL的方向上，且經由子字元線驅動器1610而按照1：N(=2A)的比率連接至單位字元線連接結構的區域字元線LWL。
圖17說明根據一個實施例的位元線連接控制器的例示性 佈局。
參看圖17，位元線選擇電路包含位元線連接控制器1701至1708，且經組態以回應於行選擇信號而選擇一或多條位元線。在一個實施例中，可使用一條行選擇線CSL0_PT1來控制子胞元區塊1700的八條位元線BL<0>至BL<7>與對應區域I/O線LIO0_PT1至LIO7_PT1的連接，且可使用另一行選擇線CSL0_PT2來控制子胞元區塊1700的八條位元線BL<0>至BL<7>與對應區域I/O線LIO0_PT2至LIO7_PT2的連接。
在一個實施例中，參看圖17至圖22，可自同一行位址產生第一行選擇線CSL_PT1以及第二行選擇線CSL_PT2的信號。第一行選擇線CSL_PT1的信號的啟用時間可比第二行選擇線CSL_PT2的信號的啟用時間快或慢。
可使用在位元線延伸的方向上安置於子胞元區塊1700的一個外側上的第一位元線連接控制器1701來控制第一位元線BL<0>與區域I/O線的連接，且可使用在位元線延伸的方向上安置於子胞元區塊1700的另一外側上的第二位元線連接控制器1702來控制第二位元線BL<1>與區域I/O線的連接。
可使用在位元線延伸的方向上安置於子胞元區塊1700的一個外側上的第三位元線連接控制器1703來控制第三位元線BL<2>與區域I/O線的連接，且可使用在位元線延伸的方向上安置於子胞元區塊1700的另一外側上的第四位元線連接控制器1704來控制第四位元線BL<3>與區域I/O線的連接。
可使用在位元線延伸的方向上安置於子胞元區塊1700的一個外側上的第五位元線連接控制器1705來控制第五位元線BL<4>與區域I/O線的連接，且可使用在位元線延伸的方向上安置於子胞元區塊1700的另一外側上的第六位元線連接控制器1706來控制第六位元線BL<5>與區域I/O線的連接。
可使用在位元線延伸的方向上安置於子胞元區塊1700的一個外側上的第七位元線連接控制器1707來控制第七位元線BL<6>與區域I/O線的連接，且可使用在位元線延伸的方向上安置於子胞元區塊1700的另一外側上的第八位元線連接控制器1708來控制第八位元線BL<7>與區域I/O線的連接。
圖18說明根據一個實施例的位元線連接控制器的例示性佈局。
參看圖18，位元線選擇電路包含位元線連接控制器1801至1808，且經組態以回應於行選擇信號而選擇一或多條位元線。在一個實施例中，可使用一條行選擇線CSL0_PT1來控制子胞元區塊1800的八條位元線BL<0>至BL<7>與對應區域I/O線LIO0_PT1至LIO7_PT1的連接，且可使用另一行選擇線CSL0_PT2來控制子胞元區塊1800的八條位元線BL<0>至BL<7>與對應區域I/O線LIO0_PT2至LIO7_PT2的連接。
包含並排安置的第一位元線控制器1801及第三位元線控制器1803的雙級結構以及包含並排安置的第七位元線控制器1807及第五位元線控制器1805的雙級結構中的每一者可在位元 線延伸的方向上安置於子胞元區塊1800的一個外側上。
此外，包含並排安置的第二位元線控制器1802及第四位元線控制器1804的雙級結構以及包含並排安置的第八位元線控制器1808及第六位元線控制器1806的雙級結構中的每一者可在位元線延伸的方向上安置於子胞元區塊1800的另一外側上。
可使用在位元線延伸的方向上安置於子胞元區塊1800的一個外側上的第一位元線連接控制器1801來控制第一位元線BL<0>與區域I/O線的連接。可使用在位元線延伸的方向上安置於子胞元區塊1800的另一外側上的第二位元線連接控制器1802來控制第二位元線BL<1>與區域I/O線的連接。
可使用在安置了第一位元線連接控制器1801的方向上安置成比第一位元線連接控制器1801靠外部的第三位元線連接控制器1803來控制第三位元線BL<2>與區域I/O線的連接。可使用在安置了第二位元線連接控制器1802的方向上安置成比第二位元線連接控制器1802靠外部的第四位元線連接控制器1804來控制第四位元線BL<3>與區域I/O線的連接。
可使用在位元線延伸的方向上安置於子胞元區塊1800的一個外側上的第七位元線連接控制器1807來控制第七位元線BL<6>與區域I/O線的連接。可使用在位元線延伸的方向上安置於子胞元區塊1800的另一外側上的第八位元線連接控制器1808來控制第八位元線BL<7>與區域I/O線的連接。
可使用在安置了第七位元線連接控制器1807的方向上安 置成比第七位元線連接控制器1807靠外部的第五位元線連接控制器1805來控制第五位元線BL<4>與區域I/O線的連接。可使用在安置了第八位元線連接控制器1808的方向上安置成比第八位元線連接控制器1808靠外部的第六位元線連接控制器1806來控制第六位元線BL<5>與區域I/O線的連接。
圖19說明根據一個實施例的位元線連接控制器的例示性佈局。
參看圖19，位元線選擇電路包含位元線連接控制器1901至1908，且經組態以回應於行選擇信號而選擇一或多條位元線。在一個實施例中，可使用一條行選擇線CSL0_PT1來控制子胞元區塊1900的八條位元線BL<0>至BL<7>與對應區域I/O線LIO0_PT1至LIO7_PT1的連接，且可使用另一行選擇線CSL0_PT2來控制子胞元區塊1900的八條位元線BL<0>至BL<7>與對應區域I/O線LIO0_PT2至LIO7_PT2的連接。
包含並排安置的第一位元線連接控制器1901、第七位元線連接控制器1907、第三位元線連接控制器1903以及第五位元線連接控制器1905的四級結構可在位元線延伸的方向上安置於子胞元區塊1900的一個外側上。
此外，包含並排安置的第二位元線連接控制器1902、第八位元線連接控制器1908、第四位元線連接控制器1904以及第六位元線連接控制器1906的四級結構可在位元線延伸的方向上安置於子胞元區塊1900的另一外側上。
可使用在位元線延伸的方向上安置於子胞元區塊1900的一個外側上的第一位元線連接控制器1901來控制第一位元線BL<0>與區域I/O線的連接。可使用安置成比第一位元線連接控制器1901靠外部的第七位元線連接控制器1907來控制第七位元線BL<6>與區域I/O線的連接。可使用安置成比第七位元線連接控制器1907靠外部的第三位元線連接控制器1903來控制第三位元線BL<2>與區域I/O線的連接。可使用安置成比第三位元線連接控制器1903靠外部的第五位元線連接控制器1905來控制第五位元線BL<4>與區域I/O線的連接。
此外，可使用在位元線延伸的方向上安置於子胞元區塊1900的另一外側上的第二位元線連接控制器1902來控制第二位元線BL<1>與區域I/O線的連接。可使用安置成比第二位元線連接控制器1902靠外部的第八位元線連接控制器1908來控制第八位元線BL<7>與區域I/O線的連接。可使用安置成比第八位元線連接控制器1908靠外部的第四位元線連接控制器1904來控制第四位元線BL<3>與區域I/O線的連接。可使用安置成比第四位元線連接控制器1904靠外部的第六位元線連接控制器1906來控制第六位元線BL<5>與區域I/O線的連接。
圖20為根據一個實施例的位元線連接控制器的例示性電路圖。
參看圖20，位元線BL可連接至第一行選擇線電晶體2001以及第二行選擇線電晶體2002中的每一者的一個源極/汲極端子。
第一行選擇線電晶體2001的閘極端子可連接至與第一埠連結的第一行選擇線CSL_PT1，且第一行選擇線電晶體2001的另一源極/汲極端子可連接至與第一埠連結的第一區域輸入/輸出(I/O)線LIO_PT1。第一行選擇線電晶體2001可為NMOS電晶體。
在將高位準電壓施加至第一行選擇線CSL_PT1時，第一行選擇線電晶體2001可接通，而位元線BL以及第一區域I/O線LIO_PT1可彼此電連接。
經由位元線BL以及第一區域I/O線LIO_PT1而讀取的資料可經由第一埠而傳輸至記憶體元件的外部。
第二行選擇線電晶體2002的閘極端子可連接至與第二埠連結的第二行選擇線CSL_PT2，且第二行選擇線電晶體2002的另一源極/汲極端子可連接至與第二埠連結的第二區域I/O線LIO_PT2。第二行選擇線電晶體2002可為NMOS電晶體。
在將高位準電壓施加至第二行選擇線CSL_PT2時，第二行選擇線電晶體2002可接通，且位元線BL以及第二區域I/O線LIO_PT2可彼此電連接。
經由位元線BL以及第二區域I/O線LIO_PT2而讀取的資料可經由第二埠而傳輸至記憶體元件的外部。
圖21為根據一個實施例的位元線連接控制器的例示性電路圖。
參看圖21，位元線BL可連接至第一導電類型第一行選 擇線電晶體2101以及第二導電類型第一行選擇線電晶體2102中的每一者的一個源極/汲極端子。且，位元線BL可連接至第一導電類型第二行選擇線電晶體2103以及第二導電類型第二行選擇線電晶體2104中的每一者的一個源極/汲極端子。
第一導電類型第一行選擇線電晶體2101的閘極端子可連接至與第一埠連結的第一行選擇線CSL_PT1，而第一導電類型第一行選擇線電晶體2101的另一源極/汲極端子可連接至與第一埠連結的第一區域I/O線LIO_PT1。第一導電類型第一行選擇線電晶體2101可為NMOS電晶體。
第二導電類型第一行選擇線電晶體2102的閘極端子可連接至與第一埠連結的第一互補行選擇線CSLB_PT1，而第二導電類型第一行選擇線電晶體2102的另一源極/汲極端子可連接至與第一埠連結的第一區域I/O線LIO_PT1。第二導電類型第一行選擇線電晶體2102可為PMOS電晶體。
第一導電類型第一行選擇線電晶體2101以及第二導電類型第一行選擇線電晶體2102中的每一者可充當第一CMOS傳輸閘極。
在將高位準電壓施加至與第一埠連結的第一行選擇線CSL_PT1且將低位準電壓施加至與第一埠連結的第一互補行選擇線CSLB_PT1時，第一CMOS傳輸閘極可接通，位元線BL以及第一區域I/O線LIO_PT1可彼此電連接，且位元線BL的電壓可按照全位準而傳輸至第一區域I/O線LIO_PT1。
經由位元線BL以及第一區域I/O線LIO_PT1而讀取的資料可經由第一埠而傳輸至記憶體元件的外部。
第一導電類型第二行選擇線電晶體2103的閘極端子可連接至與第二埠連結的第二行選擇線CSL_PT2，而第一導電類型第二行選擇線電晶體2103的另一源極/汲極端子可連接至與第二埠連結的第二區域I/O線LIO_PT2。第一導電類型第二行選擇線電晶體2103可為NMOS電晶體。
第二導電類型第二行選擇線電晶體2104的閘極端子可連接至與第二埠連結的第二互補行選擇線CSLB_PT2，而第二導電類型第二行選擇線電晶體2104的另一源極/汲極端子可連接至與第二埠連結的第二區域I/O線LIO_PT2。第二導電類型第二行選擇線電晶體2104可為PMOS電晶體。
第一導電類型第二行選擇線電晶體2103以及第二導電類型第二行選擇線電晶體2104可充當第二CMOS傳輸閘極。
在將高位準電壓施加至與第二埠連結的第二行選擇線CSL_PT2且將低位準電壓施加至與第二埠連結的第二互補行選擇線CSLB_PT2時，第二CMOS傳輸閘極可接通，位元線BL以及第二區域I/O線LIO_PT2可彼此電連接，且位元線BL的電壓可按照全位準而傳輸至第二區域I/O線LIO_PT1。
經由位元線BL以及第二區域I/O線LIO_PT2而讀取的資料可經由第二埠而傳輸至記憶體元件的外部。
圖22為根據一個實施例的位元線連接控制器的例示性電 路圖。
參看圖22，位元線BL可連接至第一導電類型第一行選擇線電晶體2201以及第二導電類型第一行選擇線電晶體2202中的每一者的一個源極/汲極端子。且，位元線BL可連接至第一導電類型第二行選擇線電晶體2203以及第二導電類型第二行選擇線電晶體2204中的每一者的一個源極/汲極端子。
第一導電類型第一行選擇線電晶體2201的閘極端子以及第一反相器2205的輸入端子可連接至與第一埠連結的第一行選擇線CSL_PT1，而第一導電類型第一行選擇線電晶體2201的另一源極/汲極端子可連接至與第一埠連結的第一區域I/O線LIO_PT1。第一導電類型第一行選擇線電晶體2201可為NMOS電晶體。
第二導電類型第一行選擇線電晶體2202的閘極端子可連接至第一反相器2205的輸出端子，第二導電類型第一行選擇線電晶體2202的另一源極/汲極端子可連接至與第一埠連結的第一區域I/O線LIO_PT1。第二導電類型第一行選擇線電晶體2202可為PMOS電晶體。
第一導電類型第一行選擇線電晶體2201以及第二導電類型第一行選擇線電晶體2202可充當第一CMOS傳輸閘極。
在將高位準電壓施加至與第一埠連結的第一行選擇線CSL_PT1時，第一CMOS傳輸閘極可接通，位元線BL以及第一區域I/O線LIO_PT1可彼此電連接，且位元線BL的電壓可按照全位準而傳輸至第一區域I/O線LIO_PT1。
經由位元線BL以及第一區域I/O線LIO_PT1而讀取的資料可經由第一埠而傳輸至記憶體元件的外部。
第一導電類型第二行選擇線電晶體2203的閘極端子以及第二反相器2206的輸入端子可連接至與第二埠連結的第二行選擇線CSL_PT2，而第一導電類型第二行選擇線電晶體2203的另一源極/汲極端子可連接至與第二埠連結的第二區域I/O線LIO_PT2。第一導電類型第二行選擇線電晶體2203可為NMOS電晶體。
第二導電類型第二行選擇線電晶體2204的閘極端子可連接至第二反相器2206的輸出端子，且第二導電類型第二行選擇線電晶體2204的另一源極/汲極端子可連接至與第二埠連結的第二區域I/O線LIO_PT2。第二導電類型第二行選擇線電晶體2204可為PMOS電晶體。
第一導電類型第二行選擇線電晶體2203以及第二導電類型第二行選擇線電晶體2204可充當第二CMOS傳輸閘極。
在將高位準電壓施加至與第二埠連結的第二行選擇線CSL_PT2時，第二CMOS可接通，位元線BL以及第二區域I/O線LIO_PT2可彼此電連接，且位元線BL的電壓可按照全位準而傳輸至第二區域I/O線LIO_PT2。
經由位元線BL以及第二區域I/O線LIO_PT2而讀取的資料可經由第二埠而傳輸至記憶體元件的外部。
圖23為根據一個實施例的圖20的位元線連接控制器的例示性圖式。
參看圖23，連接至第一位元線BL<0>的第一行選擇線電晶體2311、連接至第一位元線BL<0>的第二行選擇線電晶體2312、連接至第三位元線BL<2>的第一行選擇線電晶體2313以及連接至第三位元線BL<2>的第二行選擇線電晶體2314可在位元線延伸的方向上依序並排安置於第一行中。
連接至第一位元線BL<0>的第一行選擇線電晶體2311以及第二行選擇線電晶體2312可形成第一位元線連接控制器2310。
連接至第三位元線BL<2>的第一行選擇線電晶體2313以及第二行選擇線電晶體2314可形成第三位元線連接控制器2330。
連接至第七位元線BL<6>的第一行選擇線電晶體2315、連接至第七位元線BL<6>的第二行選擇線電晶體2316、連接至第五位元線BL<4>的第一行選擇線電晶體2317以及連接至第五位元線BL<4>的第二行選擇線電晶體2318可在位元線延伸的方向上依序並排安置於第二行中。
連接至第五位元線BL<4>的第一行選擇線電晶體2317以及第二行選擇線電晶體2318可形成第五位元線連接控制器2350。
連接至第七位元線BL<6>的第一行選擇線電晶體2315以及第二行選擇線電晶體2316可形成第七位元線連接控制器2370。
雖然未繪示，但包含第二位元線BL<1>、第四位元線BL<3>、第六位元線BL<5>以及第八位元線BL<7>的位元線連接控制器的雙級架構可按照與上文所述類似的方式對稱地形成於子胞元區塊SCB的對側上。
雖然未繪示，但包含子胞元區塊SCB的剩餘位元線中的八條位元線作為一個單元的位元線連接控制器可按照與上文所述類似的方式以雙級形成。
圖24為根據一個實施例的圖20的位元線連接控制器的例示性圖式。
參看圖24，連接至第一位元線BL<0>的第一行選擇線電晶體2411、連接至第一位元線BL<0>的第二行選擇線電晶體2412、連接至第七位元線BL<6>的第一行選擇線電晶體2413、連接至第七位元線BL<6>的第二行選擇線電晶體2414、連接至第三位元線BL<2>的第一行選擇線電晶體2415、連接至第三位元線BL<2>的第二行選擇線電晶體2416、連接至第五位元線BL<4>的第一行選擇線電晶體2417以及連接至第五位元線BL<4>的第二行選擇線電晶體2418可在位元線延伸的方向上依序並排安置。
連接至第一位元線BL<0>的第一行選擇線電晶體2411以及第二行選擇線電晶體2412可形成第一位元線連接控制器2410。
連接至第三位元線BL<2>的第一行選擇線電晶體2415以及第二行選擇線電晶體2416可形成第三位元線連接控制器2430。
連接至第五位元線BL<4>的第一行選擇線電晶體2417以及第二行選擇線電晶體2418可形成第五位元線連接控制器2450。
連接至第七位元線BL<6>的第一行選擇線電晶體2413以及第二行選擇線電晶體2414可形成第七位元線連接控制器2470。
雖然未繪示，但包含第二位元線BL<1>、第四位元線 BL<3>、第六位元線BL<5>以及第八位元線BL<7>的位元線連接控制器的四級架構可按照與上文所述類似的方式對稱地形成於子胞元區塊SCB的對側上。
雖然未繪示，但包含子胞元區塊SCB的剩餘位元線中的八條位元線作為一個單元的位元線連接控制器可按照與上文所述類似的方式以四級形成。
圖25為根據一個實施例的圖21的位元線連接控制器的例示性圖式。
參看圖25，連接至第一位元線BL<0>的第一導電類型第一行選擇線電晶體2511、連接至第一位元線BL<0>的第二導電類型第一行選擇線電晶體2512、連接至第一位元線BL<0>的第一導電類型第二行選擇線電晶體2513、連接至第一位元線BL<0>的第二導電類型第二行選擇線電晶體2514、連接至第三位元線BL<2>的第一導電類型第一行選擇線電晶體2515、連接至第三位元線BL<2>的第二導電類型第一行選擇線電晶體2516、連接至第三位元線BL<2>的第一導電類型第二行選擇線電晶體2517以及連接至第三位元線BL<2>的第二導電類型第二行選擇線電晶體2518可在位元線延伸的方向上依序並排安置於第一行中。
連接至第一位元線BL<0>的四個電晶體2511、2512、2513及2514可形成第一位元線連接控制器2510。
連接至第三位元線BL<2>的四個電晶體2515、2516、2517及2518可形成第三位元線連接控制器2530。
此外，連接至第七位元線BL<6>的第一導電類型第一行選擇線電晶體2521、連接至第七位元線BL<6>的第二導電類型第一行選擇線電晶體2522、連接至第七位元線BL<6>的第一導電類型第二行選擇線電晶體2523、連接至第七位元線BL<6>的第二導電類型第二行選擇線電晶體2524、連接至第五位元線BL<4>的第一導電類型第一行選擇線電晶體2525、連接至第五位元線BL<4>的第二導電類型第一行選擇線電晶體2526、連接至第五位元線BL<4>的第一導電類型第二行選擇線電晶體2527以及連接至第五位元線BL<4>的第二導電類型第二行選擇線電晶體2528可在位元線延伸的方向上依序並排安置於第二行中。
連接至第五位元線BL<4>的四個電晶體2525、2526、2527及2528可形成第五位元線連接控制器2550。
連接至第七位元線BL<6>的四個電晶體2521、2522、2523及2524可形成第七位元線連接控制器2570。
雖然未繪示，但包含第二位元線BL<1>、第四位元線BL<3>、第六位元線BL<5>以及第八位元線BL<7>的位元線連接控制器的雙級架構可按照與上文所述類似的方式對稱地形成於子胞元區塊SCB的對側上。
雖然未繪示，但包含子胞元區塊SCB的剩餘位元線中的八條位元線作為一個單元的位元線連接控制器可按照與上文所述類似的方式以雙級形成。
圖26為根據一個實施例的圖22的位元線連接控制器的 例示性圖式。
參看圖26，因為行選擇線電晶體的安置與參看圖25所述相同，所以省略其詳細描述。
此外，四個反相器區域2691、2692、2693及2694可安置於安置了行選擇線電晶體的第一行與第二行之間，且安置於第一導電類型電晶體與第二導電類型電晶體之間。
在第一反相器區域2691中，可安置經組態以連接第一位元線連接控制器的第一導電類型第一行選擇線電晶體2511以及第二導電類型第一行選擇線電晶體2512的閘極的反相器以及經組態以連接第七位元線連接控制器的第一導電類型第一行選擇線電晶體2521以及第二導電類型第一行選擇線電晶體2522的閘極的反相器。
在第二反相器區域2692中，可安置經組態以連接第一位元線連接控制器的第一導電類型第二行選擇線電晶體2513以及第二導電類型第二行選擇線電晶體251的閘極的反相器以及經組態以連接第七位元線連接控制器的第一導電類型第二行選擇線電晶體2523以及第二導電類型第二行選擇線電晶體2524的閘極的反相器。
在第三反相器區域2693中，可安置經組態以連接第三位元線連接控制器的第一導電類型第一行選擇線電晶體2515以及第二導電類型第一行選擇線電晶體2516的閘極的反相器以及經組態以連接第五位元線連接控制器的第一導電類型第一行選擇線電晶 體2525以及第二導電類型第一行選擇線電晶體2526的閘極的反相器。
在第四反相器區域2694中，可安置經組態以連接第三位元線連接控制器的第一導電類型第二行選擇線電晶體2517以及第二導電類型第二行選擇線電晶體2518的閘極的反相器以及經組態以連接第五位元線連接控制器的第一導電類型第二行選擇線電晶體2527以及第二導電類型第二行選擇線電晶體2528的閘極的反相器。
雖然未繪示，但包含第二位元線BL<1>、第四位元線BL<3>、第六位元線BL<5>以及第八位元線BL<7>的位元線連接控制器的雙級架構可按照與上文所述類似的方式對稱地形成於子胞元區塊SCB的對側上。
雖然未繪示，但包含子胞元區塊SCB的剩餘位元線中的八條位元線作為一個單元的位元線連接控制器可按照與上文所述類似的方式以雙級形成。
藉由根據本發明概念的實施例來按照雙級或四級安置位元線連接控制器，磁阻性記憶體元件可有效地應付位元線之間的間距的減小。
圖27為用於解釋根據一個實施例的位元線感測放大器區域中的電晶體的佈局的例示性圖式。
參看圖27，位元線感測放大器區域(bit line sense amplifier region,BLSA)2720可在位元線方向Dir_BL上安置於記 憶體胞元區塊(memory cell block,MCB)2710之間。
包含安置了NMOS電晶體的N區域NR_BL 2731及2732以及安置了PMOS電晶體的P區域PR_BL 2741及2742的導電類型電晶體區域可在位元線方向Dir_BL上按照延長形式形成於位元線感測放大器區域(BLSA)2720中。具有不同導電類型的導電類型電晶體區域可交替形成於字元線方向Dir_WL上。在一些實施例中，P區域可安置於一側上，而N區域可安置於另一側上。
多個NMOS電晶體2731-1、2731-2及2731-3可在位元線方向Dir_BL上在N區域2731中安置成一列，而多個NMOS電晶體2732-1、2732-2及2732-3可在位元線方向Dir_BL上在N區域2732中安置成一列。
多個PMOS電晶體2741-1、2741-2及2741-3可在位元線方向Dir_BL上在P區域2741中安置成一列，而多個PMOS電晶體2742-1、2742-2及2742-3可在P區域2742中安置成一列。
圖28為根據一個實施例的圖27所示的電晶體的佈局的部分放大圖。
參看作為圖27的部分A的放大圖的圖28，NMOS電晶體2731-1、2731-2、2732-1及2732-2中的每一者可包含：閘極線NG，其在字元線方向Dir_WL上以預定大小跨越作用區域(active region)而安置；以及導電區域NR1及NR2，其是由閘極線NG劃分作用區域而成。導電區域NR1及NR2可指源極/汲極區域。NMOS電晶體2731-1、2731-2、2732-1及2732-2中的每一者的通 道可形成於位元線方向Dir_BL上。
PMOS電晶體2741-1、2741-2、2742-1及2742-2中的每一者可包含：閘極線PG，其在字元線方向Dir_WL上以預定大小跨越作用區域而安置；以及導電區域PR1及PR2，其是由閘極線PG劃分作用區域而成。導電區域PR1及PR2可指源極/汲極區域。PMOS電晶體2741-1、2741-2、2742-1及2742-2中的每一者的通道可形成於位元線方向Dir_BL上。
圖29為用於解釋根據一個實施例的位元線感測放大器區域中的電晶體的佈局的例示性圖式。
參看圖29，位元線感測放大器區域(BLSA)2920可在位元線方向Dir_BL上安置於MCB 2910之間。
在位元線感測放大器區域(BLSA)2920中，安置了NMOS電晶體的N區域NR_WL 2931及2933以及安置了PMOS電晶體的P區域PR_WL 2932及2934可在位元線方向Dir_BL上按照延長形式形成。且，安置了NMOS電晶體的N區域NR_BL 2941及2943以及安置了PMOS電晶體的P區域PR_BL 2942及2944可在位元線方向Dir_BL上按照延長形式形成。
多個NMOS電晶體2931-1可在字元線方向Dir_WL上延長的N區域NR_WL 2931中安置成一列，且多個NMOS電晶體2933-1可在字元線方向Dir_WL上延長的N區域NR_WL 2933中安置成一列。且，多個PMOS電晶體2932-1可在字元線方向Dir_WL上延長的P區域PR_WL 2932中安置成一列，且多個PMOS 電晶體2934-1可在字元線方向Dir_WL上延長的P區域PR_WL2934中安置成一列。
安置於在字元線方向Dir_WL上延長的N區域NR_WL2931及2933中的電晶體2931-1及2933-1中的每一者可包含：閘極線NG，其以預定大小跨越作用區域而安置；以及導電區域NR1及NR2，其是由閘極線NG劃分作用區域而成。安置於在字元線方向Dir_WL上延長的P區域PR_WL 2932及2934中的電晶體2932-1及2934-1中的每一者可包含：閘極線PG，其以預定大小跨越作用區域而安置；以及導電區域PR1及PR2，其是由閘極線PG劃分作用區域而成。導電區域NR1及NR2可指源極及汲極區域，且導電區域PR1及PR2可指源極及汲極區域。電晶體2931-1、2932-1、2933-1及2934-1中的每一者的通道可形成於字元線方向Dir_WL上。
多個NMOS電晶體2941-1可在位元線方向Dir_BL上延長的N區域NR_BL 2941中在位元線方向Dir_BL上安置成一列，且多個NMOS電晶體2943-1可在位元線方向Dir_BL上延長的N區域NR區域NR_BL 2943中在位元線方向Dir_BL上安置成一列。且，多個PMOS電晶體2942-1可在位元線方向Dir_BL上延長的P區域PR_BL 2942中在位元線方向Dir_BL上安置成一列，且多個PMOS電晶體2944-1可在位元線方向Dir_BL上延長的P區域PR_BL 2944中在位元線方向Dir_BL上安置成一列。
安置於在位元線方向Dir_BL上延長的N區域NR_BL 2941及2943中的電晶體2941-1及2943-1中的每一者可包含：閘極線NG，其在字元線方向Dir_WL上以預定大小跨越作用區域而安置；以及導電區域NR1及NR2，其是由閘極線NG劃分作用區域而成。安置於在位元線方向Dir_BL上延長的P區域PR_BL 2942及2944中的電晶體2942-1及2944-1中的每一者可包含：閘極線PG，其在字元線方向Dir_WL上以預定大小跨越作用區域而安置；以及導電區域PR1及PR2，其是由閘極線PG劃分作用區域而成。導電區域NR1及NR1可指源極及汲極區域，且導電區域PR1及PR2可指源極及汲極區域。電晶體2941-1、2942-1、2943-1及2944-1中的每一者的通道可形成於位元線方向Dir_BL上。
圖29展示在位元線方向Dir_BL上延長的第二方向導電類型電晶體區域安置於在字元線方向Dir_WL上延長的第一方向導電類型電晶體區域之間的實施例。然而，在一些實施例中，第一方向導電類型電晶體區域可安置於位元線感測放大器區域的一側上，且第二方向導電類型電晶體區域可安置於位元線感測放大器區域的另一側上。
在一些實施例中，導電類型電晶體區域(P區域以及N區域)可在位元線感測放大器區域中在位元線方向Dir_BL上延伸。或者，導電類型電晶體區域(P區域以及N區域)中的一些可在位元線方向Dir_BL上延長，且其中的一些可在字元線方向Dir_WL上延長。因此，同一空間中的大量電晶體可按照各種方式來安置。
圖30為用於解釋根據一個實施例的磁阻性記憶體元件的電晶體阱結構的例示性圖式。
參看圖30，電晶體阱結構可包含可形成於P型基板P_sub中的記憶體胞元區域、隔離區域、核心電路區域以及周邊電路區域。
記憶體胞元區域、隔離區域以及核心電路區域可形成於P型基板P_sub的部分區域中所形成的深n阱中，且周邊電路區域可形成於P型基板P_sub中。
記憶體胞元電晶體可形成於記憶體胞元區域中，核心電路電晶體(諸如，感測放大器電晶體以及子字元線驅動器電晶體)可形成於核心電路區域中的每一者中，且周邊電路電晶體(諸如，解碼器電晶體)可形成於周邊電路區域中的每一者中。
記憶體胞元電晶體可為NMOS電晶體。記憶體胞元電晶體可包含p阱3012、形成於p阱3012中且充當源極及汲極的n+型區域3014以及形成於p阱3012中且連接至第一體電壓端子(first bulk voltage terminals)VBB_CELL的p+型區域3018。舉例而言，第一體電壓端子VBB_CELL的電壓位準可為接地電壓(0伏)或小於0伏。
核心電路區域中的每一者可包含形成於記憶體胞元區域一側上的內部核心電路區域以及形成於周邊電路區域一側上的外部核心電路區域。
內部核心電晶體可形成於內部核心電路區域中，且外部 核心電晶體可形成於外部核心電路區域中。
內部核心電晶體可為NMOS電晶體，且包含p阱3022、形成於p阱3022中且充當源極及汲極的n+區域3024、閘極3026以及形成於p阱3022中且連接至第二體電壓端子VBB的p+區域3028。內部核心電晶體可分別鄰近於記憶體胞元區域而形成於記憶體胞元區域的兩側上。舉例而言，第二體電壓端子VBB的電壓位準可為接地電壓(0伏)或小於0伏。
外部核心電晶體可為PMOS電晶體，且包含n阱3032、形成於n阱3032中且充當源極及汲極的p+區域3034、閘極3036以及形成於n阱3032中且連接至第三體電壓端子VPP的n+區域3038。舉例而言，第三體電壓端子VPP的電壓位準可為電源供應電壓(VCC或VDD)或大於VCC或VDD。
包含n阱3042的隔離區域可形成於內部核心電路區域中的每一者與記憶體胞元區域之間，以使得內部核心電晶體的p阱3022可與記憶體胞元電晶體的p阱3012電隔離。
n+區域3044可形成於隔離區域中的每一者的n阱3042中，且連接至第三體電壓端子VPP。
周邊電路電晶體可包含形成於P型基板P_sub中且充當源極及汲極的n+區域3054、閘極3056以及形成於P型基板P_sub中且連接至第四體電壓端子VSS的p+區域3058。
圖31為用於解釋根據一個實施例的磁阻性記憶體元件的電晶體阱結構的例示性圖式。
參看圖31，電晶體阱結構可包含形成於P型基板P_sub中的記憶體胞元區域、第一隔離區域、第二隔離區域、核心電路區域以及周邊電路區域。
記憶體胞元區域、第一隔離區域、第二隔離區域以及核心電路區域可形成於P型基板P_sub的部分區域中所形成的深n阱中，而周邊電路區域可形成於P型基板P_sub中。
記憶體胞元電晶體可形成於記憶體胞元區域中，核心電路電晶體(諸如，感測放大器電晶體以及子字元線驅動器電晶體)可形成於核心電路區域中的每一者中，且周邊電路電晶體(諸如，解碼器電晶體)可形成於周邊電路區域中的每一者中。
記憶體胞元電晶體可包含NMOS電晶體。記憶體胞元電晶體可包含p阱3112、形成於p阱3112中且充當源極及汲極的n+區域3114、閘極3116以及形成於p阱3112中且連接至第一體電壓端子VBB_CELL的p+區域3118。
核心電路區域中的每一者可包含形成於記憶體胞元區域一側上的內部核心電路區域以及形成於周邊電路區域一側上的外部核心電路區域。
內部核心電晶體可形成於內部核心電路區域中，且外部核心電晶體可形成於外部核心電路區域中。
內部核心電晶體可包含第一導電類型內部核心電晶體(其為NMOS電晶體)以及第二導電類型內部核心電晶體(其為PMOS電晶體)。
第一導電類型內部核心電晶體可包含p阱3122、形成於p阱3122中且充當源極及汲極的n+區域3124、閘極3126以及形成於p阱3122中且連接至第二體電壓端子VBB的p+區域3128。第一導電類型內部核心電晶體可鄰近於記憶體胞元區域的一側而形成。
第二導電類型內部核心電晶體可包含n阱3132、形成於n阱3132中且充當源極及汲極的p+區域3134、閘極3136以及形成於n阱3132中且連接至第三體電壓端子VPP的n+區域3138。第二導電類型內部核心電晶體可鄰近於記憶體胞元區域的另一側而形成。
包含n阱3142的第一隔離區域可形成於包含第一導電類型內部核心電晶體的內部核心電路區域與記憶體胞元區域之間，以使得第一導電類型內部核心電晶體的p阱3122可與記憶體胞元電晶體的p阱3112電隔離。
n+區域3144可形成於第一隔離區域的n阱3142中，且連接至第三體電壓端子VPP。
外部核心電晶體可包含第一導電類型外部核心電晶體(其為NMOS電晶體)以及第二導電類型外部核心電晶體(其為PMOS電晶體)。
第一導電類型外部核心電晶體可形成於第二導電類型內部核心電晶體與周邊電路電晶體之間。第一導電類型外部核心電晶體可包含p阱3152、形成於p阱3152中且充當源極及汲極的 n+區域3154、閘極3156以及形成於p阱3152中且連接至第二體電壓端子VBB的p+區域3158。
第二導電類型外部核心電晶體可形成於第一導電類型內部核心電晶體與周邊電路電晶體之間。第二導電類型外部核心電晶體可包含n阱3162、形成於n阱3162中且充當源極及汲極的p+區域3164、閘極3166以及形成於n阱3162中且連接至第三體電壓端子VPP的n+區域3168。
包含n阱3172的第二隔離區域可形成於包含第一導電類型外部核心電晶體的外部核心電路區域與周邊電路區域之間，以使得第一導電類型外部核心電晶體的p阱3152可與具有周邊電路區域的P型基板P_sub電隔離。
n+區域3174可形成於第二隔離區域的n阱3172中，且連接至第三體電壓端子VPP。
周邊電路電晶體可包含形成於P型基板P_sub中且充當源極及汲極的n+區域3184、閘極3186以及形成於P型基板P_sub中且連接至第四體電壓端子VSS的p+區域3188。
圖32為用於解釋根據一個實施例的磁阻性記憶體元件的電晶體阱結構的例示性圖式。
參看圖32，電晶體阱結構可包含可形成於P型基板P_sub中的記憶體胞元區域、隔離區域、核心電路區域以及周邊電路區域。
記憶體胞元區域、隔離區域以及核心電路區域可形成於P 型基板P_sub的部分區域中所形成的深n阱上，且周邊電路區域可形成於P型基板P_sub中。
記憶體胞元電晶體可形成於記憶體胞元區域中，核心電路電晶體(諸如，感測放大器電晶體以及子字元線驅動器電晶體)可形成於核心電路區域中的每一者中，且周邊電路電晶體(諸如，解碼器電晶體)可形成於周邊電路區域中的每一者中。
記憶體胞元電晶體可為NMOS電晶體。記憶體胞元電晶體可包含p阱3212、形成於p阱3212中且充當源極及汲極的n+區域3214、閘極3216以及形成於p阱3212中且連接至第一體電壓端子VBB_CELL的p+區域3218。
核心電路區域中的每一者可包含形成於記憶體胞元區域一側上的內部核心電路區域以及形成於對應周邊電路區域一側上的外部核心電路區域。
內部核心電晶體可形成於內部核心電路區域中，且外部核心電晶體可形成於外部核心電路區域中。
內部核心電晶體可為PMOS電晶體，且包含n阱3222、形成於n阱3222中且充當源極及汲極的p+區域3224、閘極3226以及形成於n阱3222中且連接至第三體電壓端子VPP的n+區域3228。內部核心電晶體可分別鄰近於記憶體胞元區域而形成於記憶體胞元區域的兩側上。
外部核心電晶體可為NMOS電晶體，且包含p阱3232、形成於p阱3232中且充當源極及汲極的n+區域3234、閘極3236 以及形成於p阱3232中且連接至第二體電壓端子VBB的p+區域3238。
包含n阱3242的隔離區域可形成於外部核心電路區域中的每一者與周邊電路區域中的對應一者之間，以使得外部核心電晶體的p阱3232可與包含周邊電路電晶體的P型基板P_sub電隔離。
n+區域3244可形成於隔離區域中的每一者的n阱3242中，且連接至第三體電壓端子VPP。
周邊電路電晶體可包含形成於P型基板P_sub中且充當源極及汲極的n+區域3254、閘極3256以及形成於P型基板P_sub中且連接至第四體電壓端子VSS的p+區域3258。
根據本發明概念的實施例，可在不同位準下施加記憶體胞元電晶體的體電壓(bulk voltage)以及內部核心電晶體的體電壓，以使得可獨立地控制記憶體胞元電晶體的操作特性以及內部核心電晶體的操作特性。因此，可將記憶體元件的操作特性最佳化。
圖33為根據一些實施例的包含磁阻性記憶體元件的記憶體模組3300的例示性圖式。
參看圖33，記憶體模組3300可包含印刷電路板(printed circuit board,PCB)3310、多個MRAM記憶體晶片3320以及連接器3330。多個MRAM記憶體晶片3320可與PCB 3310的頂表面以及底表面組合。連接器3330可經由導電線路(未繪示)而電連 接至多個MRAM記憶體晶片3320。且，連接器3330可連接至外部主機的插槽。
圖34為根據一些實施例的包含磁阻性記憶體元件的記憶體模組3400的例示性圖式。
參看圖34，記憶體模組3400可包含PCB 3410、多個MRAM記憶體晶片3420、連接器3430以及多個緩衝器3440。多個緩衝器3440可分別安置於MRAM記憶體晶片3420與連接器3430之間。
MRAM記憶體晶片3420以及緩衝器3440可安置於PCB3410的頂表面以及底表面上。形成於PCB 3410的頂表面以及底表面上的記憶體晶片3420以及緩衝器3440可經由多個通孔而連接。
圖35為根據一些實施例的包含磁阻性記憶體元件的記憶體模組3500的例示性圖式。
參看圖35，記憶體模組3500可包含PCB 3510、多個MRAM記憶體晶片3520、連接器3530、多個緩衝器3540以及控制器3550。
MRAM記憶體晶片3520以及緩衝器3540可安置於PCB3510的頂表面以及底表面上。形成於PCB 3510的頂表面以及底表面上的MRAM記憶體晶片3520以及緩衝器3540可經由多個通孔而連接。
控制器3550可控制MRAM記憶體晶片3520且自MRAM 記憶體晶片3520中的對應一者讀取資料及將資料寫入至MRAM記憶體晶片3520中的對應一者。
圖36為根據一些實施例的包含多個半導體層的堆疊型半導體元件3600的例示性示意圖。在圖33至圖35所示的模組結構中，記憶體晶片中的每一者可包含多個半導體層LA1至LAn。
在堆疊型半導體元件3600中，依序堆疊的多個半導體層LA1至LAn可藉由直通基板穿孔(例如，直通矽穿孔(through-silicon via,TSV))3620而彼此連接。半導體層LA1至LAn中的每一者可包含記憶體胞元陣列3610，而記憶體胞元陣列3610包含STT-MRAM胞元。
圖37為根據一些實施例的包含磁阻性記憶體元件的記憶體系統3700的實例的方塊圖。
參看圖37，記憶體系統3700可包含記憶體控制器3710以及磁阻性記憶體元件3720。
記憶體控制器3710可產生位址信號ADD以及命令CMD，且經由匯流排而將位址信號ADD以及命令CMD提供至磁阻性記憶體元件3720。資料DQ可經由匯流排而自記憶體控制器3710傳輸至磁阻性記憶體元件3720或經由匯流排而自磁阻性記憶體元件3720傳輸至記憶體控制器3710。
磁阻性記憶體元件3720可為根據某些實施例的磁阻性記憶體元件，且可包含源極線電壓產生器。
圖38為根據一些實施例的包含磁阻性記憶體元件以及光 學鏈路的記憶體系統3800的實例的方塊圖。
參看圖38，記憶體系統3800可包含控制器3820、磁阻性記憶體元件3830以及多條光學線路3810a及3810b，所述光學線路3810a及3810b經組態以將控制器3820以及磁阻性記憶體元件3830互連。控制器3820可包含控制單元3821、第一傳輸器3822以及第一接收器3823。控制單元3821可將控制信號SN1傳輸至第一傳輸器3822。
第一傳輸器3822可包含第一光學調變器3822_1(其可將呈電信號的控制信號SN1轉換為第一光學傳輸信號OPT1)，且將第一光學傳輸信號OPT1傳輸至光學鏈路3810a。
第一接收器3823可包含第一光學解調變器3823_1(其可將自光學鏈路3810b接收的第二光學接收信號OPT2'轉換為呈電信號的資料信號SN2)，且將資料信號SN2傳輸至控制單元3821。
磁阻性記憶體元件3830可包含第二接收器3831、記憶體胞元陣列3832以及第二傳輸器3833。第二接收器3831可包含第二光學解調變器3831_1(其可將藉由光學鏈路3810a而輸出的第一光學接收信號OPT1'轉換為呈電信號的控制信號SN1)，且將控制信號SN1傳輸至記憶體胞元陣列3832。
資料可在控制信號SN1的控制下寫入於記憶體胞元陣列3832，或由記憶體胞元陣列3832輸出的資料信號SN2可傳輸至第二傳輸器3833。
第二傳輸器3833可包含第二光學調變器3833_1(其可將 呈電信號的資料信號SN2轉換為第二資料信號OPT2)，且將第二光學資料信號OPT2傳輸至光學鏈路3810b。
圖39為電腦系統3900的方塊圖，電腦系統3900為根據一些實施例的包含磁阻性記憶體元件的資訊處理系統的實例。
參看圖39，磁阻性記憶體元件可安裝於電腦系統3900上，電腦系統3900可為(例如)行動元件或桌上型電腦。電腦系統3900可包含可電連接至系統匯流排3960的磁阻性記憶體系統3910、數據機3920、中央處理單元(central processing unit,CPU)3950、RAM 3940以及使用者介面3930。
磁阻性記憶體系統3910可包含記憶體控制器3911以及磁阻性記憶體元件3912。由CPU 3950處理的資料或外部輸入的資料可儲存於磁阻性記憶體元件3912中。
包含磁阻性記憶體胞元的半導體記憶體元件可應用於磁阻性記憶體元件3912或RAM 3940中的至少一者。亦即，包含STT-MRAM胞元的半導體記憶體元件可應用於經組態以儲存電腦系統3900所需的大量資料的磁阻性記憶體元件3912或經組態以儲存待快速存取的資料(例如，系統資料)的RAM 3940。雖然圖39未繪示，但應用晶片組、相機影像處理器(camera image processor,CIP)以及I/O元件可進一步設置於電腦系統3900中。
圖40為電腦系統4000的方塊圖，電腦系統4000為根據一些實施例的包含磁阻性記憶體元件的資訊處理系統的實例。
參看圖40，包含STT-MRAM胞元的磁阻性記憶體元件 4010可安裝於電腦系統4000上，電腦系統4000可為(例如)行動元件或桌上型電腦。電腦系統4000可包含可電連接至系統匯流排4060的磁阻性記憶體元件4010、CPU 4050以及使用者介面4030。
磁阻性記憶體元件4010可為進階記憶體，其可不僅滿足DRAM的低成本及高容量特性與SRAM的操作速度，而且滿足快閃記憶體的非揮發性特性。因此，與獨立提供具有高處理速度的快取記憶體及RAM以及經組態以儲存大量資料的儲存器的習知系統相比，根據某些實施例的磁阻性記憶體元件可替換所有上述記憶體。因為包含磁阻性記憶體元件的系統可按照高速度來儲存大量資料，所以電腦系統可在結構上簡化。
本揭露可應用於半導體元件，且特定言之，可應用於磁阻性記憶體元件以及具有所述磁阻性記憶體元件的記憶體系統。
根據本文所揭露的實施例，可提供能夠將磁阻性記憶體元件的操作特性最佳化且增大構成磁阻性記憶體元件的部件的整合密度的架構。
此外，根據實施例，可減小磁阻性記憶體元件的佈局面積。
前述內容說明實施例，且並不解釋為限制實施例。雖然，已描述幾個實施例，但熟習此項技術者將容易瞭解，可進行許多修改，而不會實質上偏離新穎教示及優勢。因此，所有此等修改意欲包含於如申請專利範圍所界定的本揭露的範疇內。在申請專 利範圍中，構件加功能子句意欲涵蓋本文中描述為執行所述功能的結構，且不僅涵蓋結構等效物，而且涵蓋等效結構。
1300‧‧‧半導體記憶體晶片
1310‧‧‧記憶體組Bank A至Bank D
1320‧‧‧列解碼器
1330‧‧‧行解碼器
1340‧‧‧周邊區域
1341‧‧‧源極線電壓產生器
1342‧‧‧源極線電壓產生器
BL‧‧‧位元線
PAD‧‧‧襯墊
WL‧‧‧字元線

Claims (31)

  1. 一種半導體記憶體元件，包括：列解碼器，經組態以對列位址進行解碼且在全域字元線上驅動全域字元線驅動信號；行解碼器，經組態以對行位址進行解碼且在行選擇線上驅動行選擇信號；多個子胞元區塊，每一子胞元區塊包含多條位元線、多條字元線以及連接至所述多條位元線以及所述多條字元線的多個記憶體胞元；多個位元線感測放大器區域，每一位元線感測放大器區域包含位元線感測放大器，且在第一方向上安置於兩個子胞元區塊之間，其中所述位元線感測放大器中的每一者經組態以感測及放大對應位元線的資料；多個子字元線驅動器，每一子字元線驅動器在垂直於所述第一方向的第二方向上安置於兩個子胞元區塊之間，且經組態以回應於所述全域字元線驅動信號而驅動對應字元線；以及位元線選擇電路，包含多個位元線連接控制器，且經組態以回應於所述行選擇信號而選擇一或多條位元線，其中所述位元線連接控制器中的每一者分別回應於所述行選擇信號中的第一行選擇信號以及第二行選擇信號而將各別第一位元線電耦接至對應的第一區域輸入/輸出線以及第二區域輸入/輸出線。
  2. 如申請專利範圍第1項所述的半導體記憶體元件，其中所述子字元線驅動器中的第一子字元線驅動器安置於第一子胞元區塊的第一側處，且經組態以驅動所述第一子胞元區塊的奇數字元線，且其中所述子字元線驅動器中的第二子字元線驅動器安置於與所述第一側對置的所述第一子胞元區塊的第二側處，且經組態以驅動所述第一子胞元區塊的偶數字元線。
  3. 如申請專利範圍第2項所述的半導體記憶體元件，其中所述全域字元線中的第一全域字元線安置於所述第一子胞元區塊上，在所述第二方向上延伸，且連接至所述第一子字元線驅動器以及所述第二子字元線驅動器。
  4. 如申請專利範圍第3項所述的半導體記憶體元件，其中所述第二子字元線驅動器經組態以驅動M條字元線，M等於2x，且X為等於或大於0的整數。
  5. 如申請專利範圍第1項所述的半導體記憶體元件，其中連接至第一組所述位元線的第一組所述位元線連接控制器安置於所述子胞元區塊中的第一子胞元區塊的第一側處，其中連接至第二組所述位元線的第二組所述位元線連接控制器安置於與所述第一側對置的所述第一子胞元區塊的第二側處，且其中所述第一組所述位元線為奇數位元線，且所述第二組所述位元線為偶數位元線。
  6. 如申請專利範圍第5項所述的半導體記憶體元件，其中所述第一組所述位元線連接控制器包含多個第一組行選擇線電晶體，每一第一組行選擇線電晶體分別回應於所述第一行選擇信號以及所述第二行選擇信號而將所述第一組所述位元線中的各別位元線電耦接至對應的第一區域輸入/輸出線以及第二區域輸入/輸出線，其中所述第二組所述位元線連接控制器包含多個第二組行選擇線電晶體，每一第二組行選擇線電晶體分別回應於所述第一行選擇信號以及所述第二行選擇信號而將所述第二組位元線中的各別位元線電耦接至對應的第一區域輸入/輸出線以及第二區域輸入/輸出線，其中所述第一組行選擇線電晶體以及所述第二組行選擇線電晶體中的每一組安置於2M條線中且安置於所述第二方向上，且其中M為等於或大於0的整數。
  7. 如申請專利範圍第6項所述的半導體記憶體元件，其中所述第一組行選擇線電晶體中的每一者包含：具有第一導電類型的第一電晶體，所述第一電晶體回應於所述第一行選擇信號而將所述第一組位元線中的第一位元線電耦接至第一區域輸入/輸出線；以及具有所述第一導電類型的第二電晶體，所述第二電晶體回應於所述第二行選擇信號而將所述第一位元線電耦接至第二區域輸入/輸出線。
  8. 如申請專利範圍第6項所述的半導體記憶體元件，其中所述第一組行選擇線電晶體中的每一者包含：具有第一導電類型的第一電晶體，所述第一電晶體回應於所述第一行選擇信號而將所述第一組位元線中的第一位元線電耦接至第一區域輸入/輸出線；具有不同於所述第一導電類型的第二導電類型的第二電晶體，所述第二電晶體回應於所述第一行選擇信號的互補信號而將所述第一位元線電耦接至所述第一區域輸入/輸出線；具有所述第一導電類型的第三電晶體，所述第三電晶體回應於所述第二行選擇信號而將所述第一位元線電耦接至第二區域輸入/輸出(I/O)線；以及具有所述第二導電類型的第四電晶體，所述第四電晶體回應於所述第二行選擇信號的互補信號而將所述第一位元線電耦接至所述第二區域輸入/輸出線。
  9. 如申請專利範圍第6項所述的半導體記憶體元件，其中所述第一組行選擇線電晶體中的每一者包含：具有第一導電類型的第一電晶體，所述第一電晶體回應於所述第一行選擇信號而將所述第一組位元線中的第一位元線電耦接至第一區域輸入/輸出線；第一反相器，具有經組態以接收所述第一行選擇信號的輸入端子，以及經組態以驅動輸出信號的輸出端子；具有不同於所述第一導電類型的第二導電類型的第二電晶 體，所述第二電晶體回應於所述第一反相器的所述輸出信號而將所述第一位元線電耦接至所述第一區域輸入/輸出線；具有所述第一導電類型的第三電晶體，所述第三電晶體回應於所述第二行選擇信號而將所述第一位元線電耦接至第二區域輸入/輸出線；第二反相器，具有經組態以接收所述第二行選擇信號的輸入端子，以及經組態以驅動輸出信號的輸出端子；具有所述第二導電類型的第四電晶體，所述第四電晶體回應於所述第二反相器的所述輸出信號而將所述第一位元線電耦接至所述第二區域輸入/輸出線。
  10. 如申請專利範圍第1項所述的半導體記憶體元件，其中每一位元線感測放大器區域包括：至少第一P區域，包含多個PMOS電晶體，所述PMOS電晶體安置於所述第一方向上；以及至少第一N區域，包含多個NMOS電晶體，所述NMOS電晶體安置於所述第一方向上且在所述第二方向上與所述第一P區域間隔開。
  11. 如申請專利範圍第10項所述的半導體記憶體元件，其中每一位元線感測放大器區域更包括：至少第二P區域，包含多個PMOS電晶體，所述PMOS電晶體安置於所述第二方向上；以及至少第二N區域，包含多個NMOS電晶體，所述NMOS電 晶體安置於所述第二方向上且在所述第一方向上與所述第二P區域間隔開。
  12. 如申請專利範圍第1項所述的半導體記憶體元件，其中所述每一位元線感測放大器區域包括：交替安置於所述第二方向上的多個P區域以及多個N區域，其中所述P區域中的每一者包含多個PMOS電晶體，所述PMOS電晶體安置於所述第一方向上，且其中所述N區域中的每一者包含多個NMOS電晶體，所述NMOS電晶體安置於所述第一方向上。
  13. 如申請專利範圍第1項所述的半導體記憶體元件，更包括：記憶體胞元區域，包含形成於第一阱中的所述多個記憶體胞元；以及第一核心電路區域以及第二核心電路區域，分別鄰近於所述記憶體胞元區域的第一側以及與所述第一側對置的第二側而形成，所述第一核心電路區域以及所述第二核心電路區域中的每一者包含形成於各別第二阱中且鄰近於所述記憶體胞元區域的所述第一側或第二側的內部核心電路電晶體以及形成於第三阱中且鄰近於所述內部核心電路電晶體的外部核心電路電晶體，其中所述記憶體胞元的所述第一阱在所述第一核心電路區域以及所述第二核心電路區域中與所述內部核心電路電晶體的所述第二阱隔離。
  14. 如申請專利範圍第13項所述的半導體記憶體元件，更包括：具有第一類型阱的第四阱，在所述第一核心電路區域中形成於所述第一阱與所述第二阱之間；以及具有所述第一類型阱的第五阱，在所述第二核心電路區域中形成於所述第一阱與所述第二阱之間，且其中所述第一核心電路區域以及所述第二核心電路區域中的每一者的所述第一阱以及所述第二阱中的每一者為不同於所述第一類型阱的第二類型阱，且其中所述第一核心電路區域以及所述第二核心電路區域中的每一者的所述第三阱為所述第一類型阱。
  15. 如申請專利範圍第14項所述的半導體記憶體元件，其中所述第一類型阱為n阱，且所述第二類型阱為p阱，其中形成於所述第一阱中的p+區域連接至第一電壓端子，其中形成於所述第二阱中的p+區域連接至不同於所述第一電壓端子的第二電壓端子，且其中形成於所述第三阱中的n+區域連接至第三電壓端子，且所述第三電壓端子的電壓位準不同於所述第一電壓端子以及所述第二電壓端子的電壓位準。
  16. 如申請專利範圍第13項所述的半導體記憶體元件，其中所述第一阱為第一類型阱，其中形成於所述第一核心電路區域中的第一內部核心電路電 晶體的所述第二阱為所述第一類型阱，且形成於所述第二核心電路區域中的第二內部核心電路電晶體的所述第二阱為不同於所述第一類型阱的第二類型阱，其中形成於所述第一核心電路區域中的第一外部核心電路電晶體的所述第三阱為所述第二類型阱，且形成於所述第二核心電路區域中的第二外部核心電路電晶體的所述第三阱為所述第一類型阱，其中具有所述第二類型阱的第四阱形成於所述第一內部核心電路電晶體的所述第一阱與所述第二阱之間，且其中具有所述第二類型阱的第五阱形成於所述第二外部核心電路電晶體的所述第三阱與周邊電路區域之間。
  17. 如申請專利範圍第16項所述的半導體記憶體元件，其中所述第一類型阱為p阱，且所述第二類型阱為n阱，其中形成於所述第一阱中的p+區域連接至第一電壓端子，其中形成於所述第一內部核心電路電晶體的所述第二阱以及所述第二外部核心電路電晶體的所述第三阱中的每一者中的p+區域連接至不同於所述第一電壓端子的第二電壓端子，且其中形成於所述第一外部核心電路電晶體的所述第三阱以及所述第二內部核心電路電晶體的所述第二阱中的每一者中的n+區域連接至第三電壓端子，且所述第三電壓端子的電壓位準不同於所述第一電壓端子以及所述第二電壓端子的電壓位準。
  18. 如申請專利範圍第13項所述的半導體記憶體元件，更包 括：具有第一類型阱的第四阱，形成於所述第一核心電路區域中的所述外部核心電路電晶體的所述第三阱與第一周邊電路區域之間；以及具有所述第一類型胞元的第五阱，形成於所述第二核心電路區域中的所述外部核心電路電晶體的所述第三阱與第二周邊電路區域之間，其中所述第一阱為不同於所述第一類型阱的第二類型阱，其中所述第一核心電路區域以及所述第二核心電路區域中的每一者的所述內部核心電路電晶體的所述第二阱為所述第一類型阱，其中所述第一核心電路區域以及所述第二核心電路區域中的每一者的所述外部核心電路電晶體的所述第三阱為所述第二類型阱。
  19. 如申請專利範圍第18項所述的半導體記憶體元件，其中所述第一類型阱中的每一者為n阱，且所述第二類型阱中的每一者為p阱，其中形成於所述第一阱中的p+區域連接至第一電壓端子，其中形成於所述第一核心電路區域以及所述第二核心電路區域中的每一者的所述外部核心電路電晶體的所述第三阱中的p+區域連接至不同於所述第一電壓端子的第二電壓端子，且其中形成於所述第一核心電路區域以及所述第二核心電路區 域中的每一者的所述內部核心電路電晶體的所述第二阱中的n+區域連接至第三電壓端子，且所述第三電壓端子的電壓位準不同於所述第一電壓端子以及所述第二電壓端子的電壓位準。
  20. 如申請專利範圍第1項所述的半導體記憶體元件，其中所述多個記憶體胞元中的每一者包括：記憶體胞元電晶體，具有連接至對應字元線的閘極以及連接至源極線的源極；以及磁性穿隧接面部件，包含連接至所述記憶體胞元電晶體的汲極的釘紮層、堆疊於所述釘紮層上的穿隧阻障層以及堆疊於所述穿隧阻障層上且連接至對應位元線的自由層。
  21. 一種半導體記憶體元件，包括：多個胞元區塊，每一胞元區塊包含多個記憶體胞元，所述記憶體胞元連接至在第一方向上延伸的多條位元線以及在垂直於所述第一方向的第二方向上延伸的多條字元線；列解碼器，經組態以對列位址進行解碼且在所述字元線上驅動字元線驅動信號；行解碼器，經組態以對行位址進行解碼且在行選擇線上驅動行選擇信號；以及多個位元線感測放大器區域，每一位元線感測放大器區域包含位元線感測放大器，所述位元線感測放大器在所述第一方向上安置於所述胞元區塊之間，其中所述位元線感測放大器區域中的第一位元線感測放大器 區域包含：第一P區域，包含多個PMOS電晶體，所述PMOS電晶體安置於所述第一方向上；以及第一N區域，包含多個NMOS電晶體，所述NMOS電晶體安置於所述第一方向上且在所述第二方向上與所述第一P區域間隔開。
  22. 如申請專利範圍第21項所述的半導體記憶體元件，其中每一位元線感測放大器區域更包含：第二P區域，包含多個PMOS電晶體，所述PMOS電晶體安置於所述第二方向上；以及第二N區域，包含多個NMOS電晶體，所述NMOS電晶體安置於所述第二方向上且在所述第一方向上與所述第二P區域間隔開。
  23. 如申請專利範圍第21項所述的半導體記憶體元件，更包括：第一阱，包含所述多個記憶體胞元、第一阱偏壓區域、第一側以及與所述第一側對置的第二側；以及第二阱及第三阱，包含第二阱偏壓區域以及第三阱偏壓區域，且安置成分別鄰近於所述第一阱的所述第一側以及所述第二側，其中所述第一阱偏壓區域連接至第一電壓端子，其中所述第二阱偏壓區域以及所述第三阱偏壓區域連接至第 二電壓端子以及第三電壓端子，且其中所述第一電壓端子的電壓位準不同於所述第二電壓端子以及所述第三電壓端子的電壓位準。
  24. 如申請專利範圍第23項所述的半導體記憶體元件，其中所述第一阱為第一類型阱，且所述第二阱以及所述第三阱中的每一者為不同於所述第一類型阱的第二類型阱。
  25. 如申請專利範圍第24項所述的半導體記憶體元件，其中所述第二阱以及所述第三阱中的每一者不包含任何電晶體。
  26. 如申請專利範圍第24項所述的半導體記憶體元件，其中所述第二阱不包含任何電晶體，且所述第三阱包含至少一個電晶體。
  27. 如申請專利範圍第24項所述的半導體記憶體元件，其中所述第二阱以及所述第三阱中的每一者包含至少一個電晶體。
  28. 一種半導體記憶體元件，包括：記憶體胞元區域，包含多個記憶體胞元，所述記憶體胞元連接至多條字元線以及多條位元線，其中所述記憶體胞元形成於所述第一阱中，而所述第一阱是第一類型阱；列解碼器，經組態以對列位址進行解碼且輸出全域字元線驅動信號，且安置於周邊電路區域中；行解碼器，經組態以對行位址進行解碼且輸出行選擇信號，且安置於所述周邊電路區域中；子字元線驅動器，經組態以回應於所述全域字元線驅動信號 而輸出各別字元線驅動信號，且安置於核心電路區域中；位元線感測放大器，包含多個PMOS電晶體以及NMOS電晶體，且安置於所述核心電路區域中；第二阱，為不同於所述第一類型阱的第二類型阱，且安置成鄰近於所述第一阱的第一側；以及第三阱，為所述第二類型阱，且安置成鄰近於與所述第一側對置的所述第一阱的第二側，其中所述第一阱包含連接至第一電壓端子的第一阱偏壓區域，其中所述第二阱以及所述第三阱中的每一者包含分別連接至第二電壓端子以及第三電壓端子的第二偏壓區域以及第三偏壓區域，其中所述第一電壓端子經組態以接收第一電壓位準，所述第一電壓位準不同於由所述第二電壓端子以及所述第三電壓端子中的每一者接收的電壓位準，且其中所述第一阱至所述第三阱安置於第四阱上，而所述第四阱是所述第二類型阱。
  29. 如申請專利範圍第28項所述的半導體記憶體元件，其中所述核心電路區域的第一核心電路區域安置成鄰近於所述第二阱，所述第一核心電路區域包含第一內部核心電路電晶體以及第一外部核心電路電晶體，所述第一內部核心電路電晶體安置於安置成鄰近於所述第二阱的第五阱中，且所述第一外部核心電路電 晶體安置於安置成鄰近於所述第五阱的第六阱中，其中所述核心電路區域的第二核心電路區域安置成鄰近於所述第三阱，所述第二核心電路區域包含第二內部核心電路電晶體以及第二外部核心電路電晶體，所述第二內部核心電路電晶體安置於安置成鄰近於所述第三阱的第七阱中，且所述第二外部核心電路電晶體安置於安置成鄰近於所述第七阱的第八阱中，且其中所述第五阱以及所述第七阱中的每一者為所述第一類型阱，且所述第六阱以及所述第八阱中的每一者為所述第二類型阱。
  30. 如申請專利範圍第28項所述的半導體記憶體元件，其中所述核心電路區域的第一核心電路區域安置成鄰近於所述第二阱，所述第一核心電路區域包含第一內部核心電路電晶體以及第一外部核心電路電晶體，所述第一內部核心電路電晶體安置於安置成鄰近於所述第二阱的第五阱中，且所述第一外部核心電路電晶體安置於安置成鄰近於所述第五阱的第六阱中，其中所述核心電路區域的第二核心電路區域安置成鄰近於所述第一阱，所述第二核心電路區域包含第二內部核心電路電晶體以及第二外部核心電路電晶體，所述第二內部核心電路電晶體安置於所述第三阱中，且所述第二外部核心電路電晶體安置於安置成鄰近於所述第三阱的第七阱中，且其中所述第五阱以及所述第七阱中的每一者為所述第一類型阱，且所述第六阱為所述第二類型阱。
  31. 如申請專利範圍第28項所述的半導體記憶體元件，其中 所述核心電路區域的第一核心電路區域安置成鄰近於所述第一阱的所述第一側，所述第一核心電路區域包含第一內部核心電路電晶體以及第一外部核心電路電晶體，所述第一內部核心電路電晶體安置於所述第二阱中，且所述第一外部核心電路電晶體安置於安置成鄰近於所述第二阱的第五阱中，其中所述核心電路區域的第二核心電路區域安置成鄰近於所述第一阱的所述第二側，所述第二核心電路區域包含第二內部核心電路電晶體以及第二外部核心電路電晶體，所述第二內部核心電路電晶體安置於所述第三阱中，且所述第二外部核心電路電晶體安置於安置成鄰近於所述第三阱的第六阱中，且其中所述第五阱以及所述第六阱中的每一者為所述第一類型阱。
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