TW201320354A - 具有未經植入障壁區之半導體裝置及其製造方法 - Google Patents

Abstract

一種電子裝置包含其內包含一n型漂移區之一碳化矽層、與該漂移區形成一肖特基(Schottky)接面之一接觸件及該碳化矽層上之一p型接面障壁區。該p型接面障壁區包含與該漂移區形成一P-N異質接面之一p型多晶矽區，且該p型接面障壁區電連接至該接觸件。

Description

具有未經植入障壁區之半導體裝置及其製造方法

本發明係關於半導體裝置及半導體裝置之製造，且更特定言之係關於接面障壁肖特基(JBS)二極體及此等二極體之製造。

本申請案主張於2011年9月9日申請之標題為「Semiconductor Devices With Non-Implanted Barrier Regions And Methods Of Fabricating Same」之美國臨時專利申請案第61/532,762號之優先權，該案之全部揭示內容以引用的方式併入本文中。本申請案為於2010年3月8日申請之標題為「Semiconductor Devices with Heterojunction Barrier Regions and Methods of Fabricating Same」(代理人檔案編號5308-1186)之美國專利申請案第12/719,412號之一接續申請案，該案之全部揭示內容以引用的方式併入本文中。

預期高壓碳化矽(SiC)肖特基二極體(其可具有(例如)約600 V與約2.5 kV之間的額定阻隔電壓)可與具有類似額定電壓之矽PIN二極體競爭。此等二極體取決於其等作用區域設計，可處置高達約100安培或以上之正向電流。高壓肖特基二極體具有多個重要應用，尤其是在功率調節、分配及控制之領域中。

此等應用中的一SiC肖特基二極體之一重要特性為其切換速度。基於矽之PIN裝置通常展現相對較差之切換速度。一矽PIN二極體取決於其額定電壓，可具有約20 kHz 之一最大切換速度。相比之下，基於碳化矽之肖特基裝置在理論上可具有比基於矽之肖特基裝置更高之切換速度(例如，超過約100倍)。此外，碳化矽裝置可處置比矽裝置較高之電流密度。

一習知SiC肖特基二極體結構具有其上形成有用作一漂移區之一n-磊晶層之一n型SiC基板。該裝置通常包含直接形成於該n-層上之一肖特基接觸件。通常形成一接面終止區(諸如，一護環及/或p型JTE(接面終止延伸部)區)以環繞肖特基接面作用區。接面終止區之目的在於減少或防止肖特基接面之邊緣處聚集之電場，且在於減少或防止空乏區與裝置之表面相互作用。表面效應可引起空乏區不均勻散佈，其可有不利地影響裝置之崩潰電壓。其他終止技術包含受表面效應更強烈影響之場板及浮動場環。亦可藉由植入n型摻雜物而形成一通道停止區以防止空乏區延伸至裝置之邊緣。

無論所使用之終止類型為何，若將一足夠大反向電壓施加至接面，則肖特基二極體將出現故障。此等故障一般為破壞性的，且可損害或毀壞裝置。此外，甚至在接面發生故障之前，一肖特基二極體亦可經歷大反向洩漏電流。為減小此等洩漏電流，開發接面障壁肖特基(JBS)二極體。JBS二極體有時被稱為合併式PIN肖特基(MPS)二極體。於圖1中繪示一習知JBS二極體10。如圖中所展示，一習知JBS二極體包含其上形成有一n-漂移層14之一n型基板12。通常藉由離子植入而於n-漂移層14之表面中形成複數個p+ 區域16。於n-漂移層14之表面上形成接觸該n-漂移層14及該等p+區域16兩者之一金屬陽極接觸件18。該陽極接觸件18與漂移層14之暴露部分形成一肖特基接面，且可與p+區域16形成一歐姆接觸。於基板12上形成一陰極接觸件20。基於碳化矽之JBS二極體係描述於(例如)美國專利第6,104,043號及第6,524,900號中。

在正向操作中，陽極接觸件18與漂移層14之間的接面J1在p+區域16與漂移層14之間的接面J2之前接通。因此，在低正向電壓時，該裝置展現肖特基二極體行為。即，在低正向電壓時，裝置中傳輸之電流受跨肖特基接面J1注入之多數載子(電子)支配。由於在正常操作電壓該裝置中沒有少數載子注入(及因此沒有少數電荷儲存)，故JBS二極體具有肖特基二極體之快速切換速度特性。

然而，在反向偏壓狀況下，藉由p+區域16與漂移層14之間的PN接面J2形成之空乏區擴展以阻隔穿過裝置10之反向電流，保護肖特基接面J1且限制該裝置10中的反向洩漏電流。因此，在反向偏壓，JBS二極體10表現如一PIN二極體。通常藉由漂移層14之厚度及摻雜物及邊緣終止之設計判定裝置10之電壓阻隔能力。

根據一些實施例之一電子裝置包含其內包含一n型漂移區之一碳化矽層、與該漂移區形成一肖特基接面之一接觸件及該碳化矽層上之一p型接面障壁區。該p型接面障壁區包含與該漂移區形成一P-N異質接面之一p型多晶矽區，及 該p型接面障壁區電連接至該接觸件。

該接觸件與該漂移區之間之肖特基接面可經組態以在比該接面障壁區與該漂移區之間之P-N異質接面低之一正向電壓下而接通。

該接觸件可形成至該p型多晶矽區之一歐姆接觸件，及該異質接面障壁區與該漂移區之間之P-N異質接面可經組態以在比肖特基接面之一接通電壓高之一正向電壓下而開始傳導多數載子，及該異質接面障壁區與該漂移區之間之P-N異質接面以一較低電壓開始將少數載子注入至該漂移區中。

該電子裝置可進一步包含一護環終止區，其在碳化矽層之一表面上橫向鄰近於該接觸件。該護環終止區可包含漂移區上之一第二p型多晶矽區，該第二p型多晶矽區在零偏壓狀況下與該接觸件電隔離。

該電子器件可進一步包含一接面終止區，該接面終止區在具有與該漂移區之傳導性類型相反之一傳導性類型之該碳化矽層之該表面處，該第二p型多晶矽區延伸至該接面終止區中。

該接面障壁區可包含漂移區中之複數個p型多晶矽區及漂移區中在該接觸件下方且電連接至該接觸件之至少一p型多晶矽少數注入器墊。

該少數注入器墊可具有平行於該碳化矽層之一主表面之一水平平面之一表面面積，其大於該接面障壁區中之複數個p型多晶矽區之一者之水平平面之一表面面積。

該少數載子注入器墊可具有平行於該碳化矽層之一主表面之一水平平面之一表面面積，其為在該接觸件下之水平平面中之該漂移區之一表面面積之至少約10%。

該電子器件可進一步包含：在該漂移區上之對置於該接觸件之一n+碳化矽接觸層；及該接觸層上之一第二接觸件。

根據進一步實施例之一電子器件包含具有一第一傳導性類型之一漂移區、與該漂移區形成一接面之一接觸件，及該漂移區上之一接面障壁區，該接面障壁區具有與該第一傳導性類型相反之一第二傳導性類型且包含該漂移區上之一異質接面障壁區。該異質接面障壁區與該漂移區形成一P-N異質接面且與該接觸件電連接。

該接觸件與該漂移區之間之肖特基接面可經組態以在比該異質接面障壁區與該漂移區之間之P-N異質接面低之一正向電壓下而接通。

該接觸件可形成至該異質接面障壁區之一歐姆接觸件，及該異質接面障壁區與該漂移區之間之P-N異質接面可經組態以在比肖特基接面之一接通電壓高之一正向電壓下而開始傳導多數載子，及該異質接面障壁區與該漂移區之間之P-N異質接面以一較低電壓開始將少數載子注入至該漂移區中。

該電子裝置可進一步包含一護環終止區，其在該漂移區上且橫向鄰近於肖特基接面。該護環終止區可包含一第二異質接面障壁區。

該異質接面障壁區可包含該漂移區上之複數個p型多晶矽區及在該漂移區上該接觸件下方且電連接至該接觸件之至少一p型多晶矽少數注入器墊。

該少數載體注入墊可具有大於該接面障壁區之一寬度之一寬度。

該少數注入器墊可大於該接面障壁區中之複數個p型多晶矽區之一者之一水平表面面積之一水平表面面積。

該漂移區可包含n型碳化矽及該異質接面障壁區可包含p型多晶矽。在一些實施例中，該漂移區可包含n型碳化矽及該異質接面障壁區可包含p型氮化鎵。

一些實施例包含一終止區，其在漂移區之一表面處且在該終止區內界定該裝置之一作用區，其中被該等異質接面障壁區佔據之該作用區之一表面面積對該作用區之總表面面積之一比率為約2%至約40%。在一些實施例中，該比率為約4%至約30%。在一些其他實施例中，該比率為約10%至約30%，及在進一步實施例中，該比率為約20%至約30%。

根據一些實施例之形成一電子裝置之方法包含：提供具有一第一傳導性類型之一漂移區；在該漂移區上提供一異質接面障壁區，該異質接面障壁區包含不同於該漂移區之一材料且具有與該漂移區之傳導性類型相反之一傳導性類型且連同該漂移區提供一P-N異質接面；及在該漂移區上及該異質接面障壁區上形成一接觸件，該接觸件與該漂移區形成一肖特基接面且與該異質接面障壁區形成一歐姆接 觸。

該漂移區可包含n型碳化矽及該異質接面障壁區可包含p型多晶矽。

該等方法可進一步包含在該漂移區上提供橫向鄰近於肖特基接面之一護環終止區，該護環終止區可包含該漂移區上之一第二異質接面障壁區。

提供異質接面障壁區可包含：在該漂移區中蝕刻一凹部；在該凹部中沈積一多晶矽層；摻雜該多晶矽以使其具有與該漂移區之傳導性類型相反之一傳導性類型；及圖案化該多晶矽。

根據進一步實施例之一電子裝置包含：一碳化矽層，其包含具有一第一傳導性類型之一漂移區；一接觸件，其在該漂移區之一表面上且與該漂移區形成一肖特基接面；及一護環，其鄰近於該肖特基接面而與該碳化矽層之表面接觸。該護環具有與該漂移區之傳導性類型相反之一傳導性類型且包含與該碳化矽層形成一異質接面之一材料。該護環可包含多晶矽及/或氮化鎵。

根據一些實施例之一電子裝置包含具有一第一傳導性類型之一漂移區、與該漂移區形成一金屬半導體接面之一接觸件及在該漂移區上且橫向鄰近於該接面之一護環，該護環具有與第一傳導性類型相反之一第二傳導性類型。該護環包含與該漂移區形成一P-N異質接面之一材料。

附圖(包含以提供本發明之一進一步理解及併入且組成 本申請案之一部分)繪示本發明之某(些)實施例。

現將於下文參考附圖(其中展示本發明之實施例)予以更完整描述本發明之實施例。然而，本發明可以許多不同形式體現且不應理解為限於本文所闡釋之實施例。確切言之，提供此等實施例使得本揭示內容對於熟習此項技術者為透徹且完全的，且將完全傳達本發明之範疇。全文相同元件符號係指相同元件。

應理解，儘管術語「第一」、「第二」等可在本文中用於描述各種元件，然此等元件不應受此等術語之限制。此等術語僅用於區別一元件與另一元件。例如，在不脫離本發明之範疇之情況中，一第一元件可稱為一第二元件，及類似地，一第二元件可稱為一第一元件。如本文所使用，術語「及/或」包含相關列出項目之一或多者之任意組合及所有組合。

本文所使用之術語僅出於描述特定實施例之目的且不意欲限制本發明。如本文所使用，單數形式「一」、「一個」及「該」意欲亦包含複數形式，除非上下文另外明確指示。應理解，本文所使用之術語「包括」及/或「包含」指定存在所述特徵、整體、步驟、操作、元件及/或組件，但不排除存在或附加一或多個其他特徵、整體、步驟、操作、元件、組件及/或其群組。

除非另外定義，本文所使用之所有術語(包含技術術語及科學術語)具有相同於本發明所屬之一般技術者所常理解的含義。應進一步理解，本文所使用之術語應解譯為具 有與本說明書之上下文中的其等之含義及相關技術一致之一含義且不應以一理想化或過度拘泥意義解譯，除非本文如此清楚定義。

應理解，當一元件(諸如，一層、區域或基板)被稱為「在另一元件之上」或「延伸至另一元件上」時，其可直接在其他元件之上或直接延伸至其他元件上，或亦可存在中介元件。相比之下，當一元件被稱為「直接在另一元件上」或「直接延伸至另一元件上」時，不存在中介元件。亦應理解，當一元件被稱為「連接」或「耦合」至另一元件時，其可直接連接或耦合至其他元件或可存在中介元件。相比之下，當一元件被稱為「直接連接」或「直接耦合」至另一元件時，不存在中介元件。

相對位置術語(諸如，「在...下方」或「在...上方」或「上部」或「下部」或「水平」或「橫向」或「垂直」)可在本文中使用以描述如圖中所繪示之一元件、一層或一區域與另一元件、另一層或另一區域之一關係。應理解，此等術語意欲除了包含圖中所描繪之定向外亦包含裝置之不同定向。

本發明之實施例於本文中參考為本發明之理想化實施例(及中間結構)之示意圖之截面圖予以描述。為簡潔，可誇大圖式中的層及區域之厚度。此外，預期由於(例如)製造技術及/或容限所造成繪示形狀之變更。因此，本發明之實施例不應理解為限於本文所繪示之區域之特定形狀，但應理解為包含因(例如)製造引起之形狀偏差。例如，繪示 為一矩形之一植入區域通常具有圓形或曲線形特徵及/或其邊緣處之植入濃度之一梯度而非自植入區域至未植入區域之一離散變化。同樣地，藉由植入形成之一內埋區可於該內埋區與從中發生植入之表面之間的區域中導致一些植入。因此，圖中所繪示之區域實質上係示意性的且其等形狀不意欲繪示一裝置之一區域之實際形狀且不意欲限制本發明之範疇。

本發明之一些實施例參考半導體層及/或區域予以描述，該等半導體層及/或區域特徵在於具有指該層及/或區域中的多數載子濃度之一傳導性類型(諸如，n型或p型)。因此，n型材料具有帶負電電子之一多數平衡濃度，而p型材料具有帶正電電洞之一多數平衡濃度。可用「+」或「-」指定一些材料(如n+、n-、p+、p-、n++、n--、p++、p--或類似物)，以相較於另一層或區域指示多數載子之相對較大(「+」)或較小(「-」)濃度。然而，此符號未暗示在一層或區域中存在多數載子或少數載子之一特定濃度。

根據一些實施例，一接面障壁肖特基二極體包含一漂移區上或漂移區中之若干特徵，諸如，接面障壁區及/或邊緣終止特徵，其中該等接面障壁區及/或邊緣終止特徵係由具有不同於漂移區之一材料類型之區域提供，且與該漂移區形成各自異質接面。在一些實施例中，該等特徵(諸如，接面障壁區及/或邊緣終止區)可包含摻雜多晶矽，摻雜多晶矽可(例如)使用可不需要離子植入之習知程序而形成。

圖2係根據本發明之一些實施例之二極體100之一俯視圖，及圖3係沿圖2之線A-A截取之二極體100之一部分橫截面圖。圖4及圖5分別係根據其他實施例之二極體100'及100"之類似橫截面圖。為簡潔，可誇大二極體100、100'、100"之一些特徵之尺寸。

參考圖2及圖3，二極體100包含其上形成有包含一漂移區114之一層113之一選用基板112。層113具有對置於基板之一上表面，在該上表面中形成複數個異質接面障壁區130。一肖特基接觸件118在漂移區114上。該肖特基接觸件118接觸漂移區114之表面且與該漂移區114形成一肖特基接面J4。該肖特基接觸件118亦接觸該複數個異質接面障壁區130。

層113可(例如)由2H、4H、6H、3C及/或15R多型之n型碳化矽形成。取決於二極體100之阻隔電壓及導通電阻之設計需求，漂移區114可具有約2×10¹⁴ cm^-3至約1×10¹⁷ cm^-3之一摻雜物濃度。可使用其他類型之半導體材料，諸如，GaN、GaAs、矽或鍺。在特定實施例中，漂移區114包含摻雜有約5×10¹⁵ cm^-3之一濃度之n型摻雜物之4H-SiC。

異質接面障壁區130係由不同於漂移區114之材料之一半導材料形成。異質接面障壁區130具有與漂移區114之傳導性類型相反之一傳導性類型。相應地，異質接面障壁區130與漂移區114形成P-N異質接面J3。此外，肖特基接觸件118可與異質接面障壁區130形成一歐姆接面。

在一些實施例中，異質接面障壁區130與漂移層之間P-N 異質接面J3之障壁高度可比肖特基接觸件118與漂移區114之間之肖特基接面J4之障壁高度更高，使得該P-N異質接面J3將以比在漂移區114與肖特基接觸件118之間之肖特基接面J4高之一正向電壓接通，如將在下文更詳細討論。

在圖2及圖3之實施例中，異質接面障壁區130可在漂移區114中形成為條紋狀區域。然而，該等異質接面障壁區130可形成為其他形狀，諸如，島狀、正方形、點狀、六邊形或任意其他所要形狀。

在一些實施例中，提供異質接面障壁區130作為摻雜多晶矽之區域。例如，異質接面障壁區130可包含經摻雜以具有與漂移區114之傳導性類型相反之一傳導性之多晶矽區，使得該等異質接面障壁區130與漂移區114形成P-N異質接面J3。

異質接面障壁區130可摻雜有約1×10¹⁷ cm^-3至約1×10²⁰ cm^-3之一濃度之p型摻雜物，諸如，硼及/或鋁，且可自漂移區114之表面延伸至該漂移區114中約0.3微米至約0.5微米之一深度。在特定實施例中，異質接面障壁區130可以約5×10¹⁸ cm^-3之一摻雜物濃度摻雜，且可自漂移區114之表面延伸至漂移區114中約0.3微米之一深度。

亦可在漂移區114中提供一或多個電流驟增墊116。電流驟增墊116可由相同於異質接面障壁區130之材料形成。例如，電流驟增墊116可經提供作為摻雜有約1×10¹⁸ cm^-3至約1×10²⁰ cm^-3之一濃度之p型摻雜物(諸如，硼及/或鋁)之多晶矽區，且可延伸至漂移區114中約0.3微米至約0.5微米 之一深度。在特定實施例中，該等電流驟增墊116可以約5×10¹⁸ cm^-3之一摻雜物濃度摻雜，且可延伸至漂移區114中約0.3微米之一深度。該等電流驟增墊116具有比異質接面障壁區130較大之一寬度以促進驟增電流以高正向電壓流經該等電流驟增墊，如將在下文更詳細討論。例如，該等電流驟增墊116可具有約10微米至約250微米之一寬度。在特定實施例中，該等電流驟增墊116可具有約20微米之一寬度。

在一些實施例中，電流驟增墊116及/或異質接面障壁區130可由其他類型之材料(其可經摻雜以具有與漂移區114之傳導性相反之一傳導性)形成，且可與漂移區114形成一異質接面J5。例如，當漂移區包括n型碳化矽時，諸如p型氮化鎵之一材料可用於形成電流驟增墊116及/或異質接面障壁區130。

提供圖2及圖3之實施例中所展示之異質接面障壁區130作為暴露漂移區114之表面之部分114A且跨漂移區114之一作用區110延伸之隔開條狀區(惟漂移區之暴露部分114A及電流驟增墊116除外)。一金屬肖特基接觸件118覆蓋漂移區114且與該漂移區114之暴露部分114A以及異質接面障壁區130及電流驟增墊116形成肖特基整流接面。

如本文所使用，術語「作用區」係指肖特基金屬接觸漂移層之裝置之二維區，且包含漂移區114之暴露部分114A、異質接面障壁130及電流驟增墊116。相應地，該作用區包含肖特基接面區，但不包含(例如)下文描述之邊緣 終止區。

二極體100可包含環繞該二極體100之作用區110之一邊緣終止區115。該邊緣終止區115可包含一接面終止延伸部(JTE)區域、場環、場板、護環及/或前述終止或其他終止之組合。特定言之，裝置100可包含複數個護環125，護環125可由相同於異質接面障壁區130及電流驟增墊116之材料形成，且亦可經摻雜以具有與漂移區114之傳導性類型相反之一傳導性。一鈍化層(諸如，一場氧化層127)可形成於漂移區上且可覆蓋護環125。護環125可為在零偏壓狀況下與陽極接觸件118電隔離之浮動護環。

在一些實施例中，邊緣終止區115包含如美國專利第7,026,650號中所描述之一堅固護環(RGR)終止，該案讓與給本發明之受讓人，該案之揭示內容以宛如於此全文闡述引用的方式併入本文中。特定言之，該RGR終止可包含具有與漂移層之傳導性相反之一傳導性之摻雜物之一植入區160。該植入區160可延伸至大於或小於護環125之深度之漂移區114中之一深度。該植入區160可具有約1×10¹⁷ cm^-3之具有與漂移區114之傳導性類型相反之一傳導性之摻雜物之一凈濃度。

SiC肖特基二極體之額外習知終止係描述於Singh等人之「Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields」(ISPSD '97，第157-160頁)中。一SiC肖特基障壁二極體之一p型磊晶護環終止係描述於Ueno等人之「The Guard-Ring Termination for High- Voltage SiC Schottky Barrier Diodes」(1995年7月IEEE Electron Device Letters，第16卷，第7號，第331-332頁)中。此外，其他終止技術係描述於標題為「SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge」之發表之PCT申請案第WO 97/08754號中。

電流驟增墊116及異質接面障壁區130可形成於漂移區114中之凹部內，且可突出高於該漂移區114之一上表面。因為電流驟增墊116及異質接面障壁區130具有與漂移區114相反之一傳導性類型，該等異質接面障壁區130與該漂移區114形成P-N接面J3，同時該等電流驟增墊116與該漂移區114形成P-N接面J5。

在圖4中所繪示之二極體100'中，電流驟增墊116'、異質接面障壁區130'及護環125'係形成於漂移區114中之凹部內，且與該漂移區114之上表面齊平。例如，多晶矽可沈積至漂移區114中之凹部中且使用一化學機械拋光(CMP)或回蝕技術而平坦化以形成電流驟增墊116'、異質接面障壁區130'及/或護環125'，如圖4中所展示。

在圖5中所繪示之二極體100"中，電流驟增墊116"、異質接面障壁區130"及護環125"係形成為漂移區114之上表面上之離散區域，且未延伸至該漂移區114中。例如，多晶矽可沈積至漂移區114上且使用微影而圖案化以形成電流驟增墊116"、異質接面障壁區130"及/或護環125"，如圖5中所展示。

再次參考圖3，被異質接面障壁區130及電流驟增墊116佔據之裝置100之作用區110之表面面積對該作用區110之總表面面積之比率可影響該裝置100之反向洩漏電流及該裝置100之正向電壓降兩者。例如，若被異質接面障壁區130及電流驟增墊116佔據之面積相對於作用區110之總面積而增加，則可減小裝置100之反向洩漏電流，但可增加該裝置100之正向電壓降。因此，被異質接面障壁區130及電流驟增墊116佔據之裝置100之作用區110之表面面積對該作用區110之總表面面積之比率之選擇可牽涉反向洩漏電流與正向電壓降之間之一折衷。在一些實施例中，被異質接面障壁區130及電流驟增墊116佔據之裝置100之作用區110之表面面積對該作用區110之總表面面積之比率可介於約2%與40%之間。在一些其他實施例中，被異質接面障壁區130及電流驟增墊116佔據之裝置100之作用區110之表面面積對該作用區110之總表面面積之比率可介於約4%與30%之間。在進一步實施例中，該比率可為約10%至30%，及在又一實施例中，該比率可為約20%至約30%。

漂移區114之表面上之肖特基接觸件118與介於鄰近異質接面障壁區130之間的該漂移區114之暴露部分114A形成一肖特基接面J4。陽極接觸件118可包含一金屬，諸如，鋁、鈦及/或鎳。在一些實施例中，陽極接觸件118可與電流驟增墊116形成一歐姆接觸。在肖特基接觸件118上可形成一金屬覆蓋層119。該金屬覆蓋層119可包括(例如)TiW/Al且可經提供作為肖特基接觸件118上之一接觸 層。

在對置於漂移區114之基板112之一側上及/或直接在漂移區114上形成一陰極接觸件120。該陰極接觸件120可包含可形成至n型碳化矽之一歐姆接觸件之一金屬，諸如，鎳。

在反向偏壓狀況下，藉由異質接面障壁區130與漂移區114之間的p-n接面J3形成之空乏區以及p-n接面J5之空乏區可擴展以阻隔穿過裝置100之反向電流，保護肖特基接面J4且限制該裝置100中的反向洩漏電流。因此，在反向偏壓，該二極體100實質上可用作一PIN二極體。

在正向操作中，陽極接觸件118與漂移區114之暴露部分114A之間之肖特基接面J4在異質接面J3及電流驟增墊116與漂移區114之間之接面J5之前接通。因此，在低正向電壓時，該裝置展現肖特基二極體行為，及二極體100之操作受跨肖特基接面J4注入多數載子支配。由於在正常操作狀況下缺乏少數載子注入，故二極體100可具有一非常快速切換能力，其一般為肖特基二極體之特性。

電流驟增墊116可經設計以高於肖特基接面J4之接通電壓之一正向電壓開始傳導。因此，若電流驟增引起二極體100之正向電壓增加，則p-n接面J5將開始傳導。一旦該p-n接面J5開始傳導，則該二極體100之操作受跨該p-n接面J5注入及重組少數載子支配。在該情況中，該二極體100之正向電壓降可被箝位，其對於一給定電流位準可減小被二極體100消耗之功率量。因此，p-n接面J5之接通在二極體 100之正向電壓增加時可減少及/或防止正向電流在該二極體100中失控。

此外，在根據一些實施例之一裝置中，可按階段發生p-n接面J3及J5之接通。在一第一階段中，漂移區114與肖特基接觸件118之間之肖特基接面J4可接通，導致多數載子傳導。在一第二階段中，隨著P-N異質接面J3上之偏壓增加，可跨該P-N異質接面J3注入多數載子，容許進一步減小導通電阻。此外，在根據一些實施例之一裝置中，可按階段發生接面J5之接通，導致多數載子注入具有驟增電流能力。

在圖6及圖7中繪示根據一些實施例之一裝置之正向電流操作。特定言之，圖6係包含一電流驟增墊116及兩個異質接面障壁區130之一漂移區114之一部分之一修改圖。在圖6中繪示正向電流分量40、41及42。圖7係根據一些實施例之一肖特基二極體之電流密度(J)對正向電壓(V)之一示意圖表。如圖7中所展示，根據一些實施例之一肖特基二極體之電流-電壓特性可具有三個離散操作區域，圖7中展示為區域1、區域2及區域3。

參考圖6，當相對於漂移區114將足以接通肖特基接面118與該漂移區114之間之肖特基接面J4之一正向電壓施加至該肖特基接面118時，多數載子(例如，在一n型漂移層之情況中為電子)被注入至漂移層中，導致一肖特基電流分量40。在電流驟增墊116與漂移區114之間之P-N異質接面J5、P-N異質接面J3及陽極接觸件118與電流驟增墊116 之間之歐姆接面J6接通之前，該肖特基電流分量40僅為裝置電流分量。此在圖7之圖表中繪示為區域1，其中該裝置之正向電壓介於V1與V2之間。V1表示肖特基接面J4之接通電壓，而V2表示異質接面障壁區130與漂移區114之間之異質接面J3之接通電壓。

在特定實施例中，當肖特基接觸件118為鈦及漂移區114為n型碳化矽時，肖特基接面J4之接通電壓可為約0.8 V，而異質接面障壁區130與漂移區114之間之接面J3之接通電壓可為約1.5 V。

如圖6中所展示，肖特基電流40在電流驟增墊116及異質接面障壁區130下方橫向散佈，導致在裝置中形成散佈電阻。因此，圖7中所展示之電流-電壓曲線在區域1中可具有一相對較低之斜率。

當該裝置之正向電壓達到V2時，異質接面障壁區130與漂移區114之間之異質接面J3以及電流驟增墊116與漂移區114之間之異質接面J5可接通，導致電子41單極注入至漂移區中。該裝置仍可展現一些散佈電阻。然而，該裝置之整體電阻可減小，導致相對於圖7中所展示之電流-電壓曲線之區域1，在區域2中具有一增加斜率。

隨著該裝置上之電壓增加，穿過接面J4之肖特基電流增加。跨電流驟增墊116之電壓降△V亦增加至電流驟增墊116與漂移區114之間之P-N異質接面J5開始將少數載子42(例如，在一n型漂移層之情況中為電洞)注入至該漂移區114中之點。此狀況被繪示為圖7之區域3。進一步減小該裝置 之電阻，增加區域3中之電流-電壓曲線之斜率。

應瞭解，電壓降△V跨電流驟增墊116之半寬度，該一半寬度大於異質接面障壁區130之半寬度，其中「半寬度」係指自特徵之一邊緣至該特徵之中央之最小橫向距離，亦即，橫向散佈電流之最小距離必須行進以到達該特徵之中央點。因為電流驟增墊116之寬度大於異質接面障壁區130之寬度，電流驟增墊116與漂移層之間之接面J5將趨於在異質接面障壁區130與漂移區114之間之接面之前接通。

在圖8中繪示根據一些實施例之具有p+多晶矽作為肖特基接觸件之一裝置以自25℃至200℃範圍中之溫度操作之實驗正向電流-電壓曲線。例如，根據一些實施例之25℃處之一電流-電壓曲線被繪示為曲線191，而根據一些實施例之200℃處之一電流-電壓曲線被繪示為曲線192。此等曲線指示隨著該等曲線之斜率隨著溫度及正向電壓增加，根據一些實施例之二極體之驟增能力係在高溫度增強。圖8中所繪示之裝置以約1.8 V開始傳導而非0.8 V之Ti-SiC肖特基接通電壓，此係因為多晶矽係用作為陽極接觸件118。

圖9至圖12繪示根據一些實施例之形成裝置之方法。參考圖9，提供一漂移區114。該漂移區114可設置於一基板112上。然而，應理解，該基板112為選用的且可在一些實施例中移除或省略。

取決於二極體100之阻隔電壓及導通電阻之設計需求，漂移區114可由(例如)具有約2×10¹⁴ cm^-3至約1×10¹⁷ cm^-3之一摻雜物濃度之2H、4H、6H、3C及/或15R之n型碳化矽形 成。可使用其他類型之半導體材料，諸如，GaN、GaAs、矽或鍺。在特定實施例中，漂移區114包含摻雜有約5×10¹⁵ cm^-3之一濃度之n型摻雜物之4H-SiC。

可在裝置邊緣形成選用之植入區160以提供一堅固護環終止。

例如，藉由此項技術中已知之遮罩及蝕刻技術在一漂移區114之一表面中形成複數個凹部170、171及172。該等凹部170、171及172可自漂移區114之表面延伸至該漂移區114中約0.3微米至0.5微米之一深度。與漂移層形成一異質接面之一材料層180(諸如，多晶矽)沈積於漂移層之表面上且沈積至該等凹部170、171、172中。多晶矽層180可摻雜有約1×10¹⁸ cm^-3至1×10¹⁹ cm^-3之一濃度之p型摻雜物，諸如硼及/或鋁，且在特定實施例中，以約5×10¹⁸ cm^-3之一摻雜物濃度摻雜。可使用任意習知摻雜技術(諸如，原位摻雜、旋塗、擴散及驅入退火等)而摻雜該多晶矽層180。

該層180可使用微影技術而圖案化以形成突出高於漂移區114之表面之各自電流驟增墊116、異質接面障壁區130及/或護環125(圖10)。在一些實施例中，可使用化學機械拋光及/或回蝕技術而平坦化該層180以形成與漂移區114之表面齊平之各自電流驟增墊116、異質接面障壁區130及護環125(圖11)。

參考圖12，一肖特基接觸件118可形成於漂移區114上且可包含一金屬，諸如，鋁、鈦及/或鎳。在一些實施例中，該接觸件118可與電流驟增墊116形成一歐姆接觸及與 漂移區114形成一肖特基接觸。可在該肖特基接觸件118上形成一金屬覆蓋層119。該金屬覆蓋層119可包括(例如)TiW/Al，且可經提供作為該肖特基接觸件118上之一接觸層。

在對置於漂移區114之基板112之一側上形成一陰極接觸件120。該陰極接觸件120可包含可形成至n型碳化矽之一歐姆接觸件之一金屬，諸如，鎳。

可在護環125下方形成具有與漂移層之傳導性相反之一傳導性之摻雜物之一植入區160以探測一堅固護環(RGR)終止。該植入區160可延伸至漂移層中大於或小於護環之深度之一深度，且可具有約1×10¹⁷ cm^-3之具有與漂移區114之傳導性類型相反之一傳導性之摻雜物之一凈濃度。最後，一場氧化層127可形成於漂移層上且可覆蓋護環125。

在圖13A及圖13B中繪示進一步實施例，其等分別為具有一台面終止(圖13A)及一斜緣終止(圖13B)(而非護環終止)之裝置300及300'之截面圖。

圖14係繪示根據一些實施例之包含異質接面障壁區及一異質接面護環終止之一裝置(曲線201)及根據一些實施例之包含異質接面障壁區及具有包含植入區160之一堅固護環終止之一異質接面護環終止之一裝置(曲線202)之模擬水平電場分佈之一圖表。如圖14中可見，藉由曲線201表示之裝置之一峰值電場201P實質上可高於藉由曲線202表示之裝置之一峰值電場202P。

圖15係根據進一步實施例之二極體400之一部分橫截面 圖。

二極體400包含其上形成有一漂移層414之一基板412。該漂移層414具有其上形成有一肖特基接觸層418之一上表面(對置於該基板)。該肖特基接觸層418其內包含複數個異質接面障壁區430。該肖特基接觸層418可包含n型多晶矽，及該等異質接面障壁區430可包含p型多晶矽。該肖特基接觸層418之n型多晶矽接觸漂移區414之表面且與該漂移區414形成一肖特基接面J6。

漂移區414可由(例如)2H、4H、6H、3C及/或15R多型之n型碳化矽形成。取決於二極體400之阻隔電壓及導通電阻之設計需求，漂移區414可具有約2×10¹⁴ cm^-3至約1×10¹⁷ cm^-3之一摻雜物濃度。可使用其他類型之半導體材料，諸如，GaN、GaAs、矽或鍺。在特定實施例中，漂移區414包含摻雜有約5×10¹⁵ cm^-3之一濃度之n型摻雜物之4H-SiC。

異質接面障壁區430具有與漂移區414之傳導性類型相反之一傳導性類型。相應地，該等異質接面障壁區430與該漂移區414形成P-N異質接面。

異質接面障壁區430可在肖特基接觸層418中形成為條紋狀區域。然而，該等異質接面障壁區430可形成為其他形狀，諸如，島狀、正方形、點狀、六邊形或任意其他所要形狀。

可藉由離子植入及/或擴散摻雜形成異質接面障壁區430。若使用擴散摻雜，則可在完全不使用離子植入之情 況中形成一碳化矽JBS肖特基二極體。

異質接面障壁區430可包含經摻雜以具有與漂移區414之傳導性類型相反之一傳導性之多晶矽區，使得該等異質接面障壁區430與漂移區414形成P-N異質接面J7。

異質接面障壁區430可摻雜有約1×10¹⁷ cm^-3至約5×10²⁰ cm^-3之一凈摻雜物濃度之p型摻雜物，且可具有高於約0.3微米至約0.5微米之漂移層414之一高度。在特定實施例中，異質接面障壁區430可以約5×10¹⁸ cm^-3之一摻雜物濃度摻雜，且可延伸至漂移層414之表面之上約0.3微米之一高度。

在肖特基接觸層418上形成一金屬覆蓋層419。該金屬覆蓋層419可包含(例如)Ti、Al及/或Ti/Al，且可提供至肖特基接觸層418之一歐姆接觸。

可在對置於漂移區414之基板412之一側上及/或直接在漂移區414上形成一陰極接觸件420。該陰極接觸件420可包含可形成至n型碳化矽之一歐姆接觸件之一金屬，諸如，鎳。

如同先前實施例，肖特基接觸層418與漂移層414之間之肖特基接面J6可以在比接面障壁區430與漂移層414之間之P-N異質接面J7低之一正向電壓下接通。

圖16繪示包含環繞作用區之一邊緣終止區415之一個二極體400'。該邊緣終止區415可包含一接面終止延伸部(JTE)區域、場環、場板、護環及/或前述終止或其他終止之組合。特定言之，裝置400'可包含複數個護環425，護環 425可由相同於異質接面障壁區430之材料形成，且亦可經摻雜以具有與漂移區414之傳導性類型相反之一傳導性。

圖17繪示邊緣終止區415包含一淺植入區460之一個二極體400"。該植入區460可具有約1×10¹⁷ cm^-3之具有與漂移區414之傳導性類型相反之一傳導性之摻雜物之一凈濃度。

鈍化層427可覆蓋護環425。邊緣終止區415可包含在零偏壓狀況下與肖特基接觸層418電隔離之至少一浮動護環425。

圖18繪示其中之終止邊緣區415除了包含護環425之外亦包含一淺植入區460之一個二極體400'''。該植入區460可具有與漂移區414之傳導性類型相反之一傳導性類型。該植入區460可具有約1×10¹⁷ cm^-3之具有與漂移區414之傳導性類型相反之一傳導性之摻雜物之一凈濃度。

如圖18中所進一步繪示，亦可在漂移層414上設置一或多個電流驟增墊416。該等電流驟增墊416可由相同於異質接面障壁區430之材料形成。例如，該等電流驟增墊416可經提供作為摻雜有約1×10¹⁸ cm^-3至約1×10²⁰ cm^-3之一濃度之p型摻雜物(諸如，硼及/或鋁)之多晶矽區，且可延伸至漂移層414之上約0.3微米至約0.5微米之一高度。在特定實施例中，該等電流驟增墊416可以約5×10¹⁸ cm^-3之一摻雜物濃度摻雜，且可延伸至漂移層414之上約0.3微米之一高度。如在上述實施例中，電流驟增墊416具有比異質接面障壁區430大之一寬度以促進高正向電壓驟增電流流經該 等驟增電流墊。例如，電流驟增墊416可具有約10微米至約250微米之一寬度。在特定實施例中，電流驟增墊416可具有約20微米之一寬度。

在一些實施例中，電流驟增墊416及/或異質接面障壁區430可由經摻雜以具有與漂移層414之傳導性相反之一傳導性之其他類型之材料形成，且可與漂移層414形成一異質接面。例如，當漂移區包括n型碳化矽時，一材料(諸如，p型氮化鎵)可用於形成電流驟增墊416及/或異質接面障壁區430。

圖19及圖20繪示根據一些實施例之二極體400之形成。參考圖19，一多晶矽層沈積於一漂移層414之一表面上且經圖案化以形成一初期肖特基接觸層440。該初期肖特基接觸層440具有約0.3微米至約0.5微米之一厚度，且(例如)藉由擴散摻雜而摻雜有n型傳導性摻雜物以具有1×10¹⁵ cm^-3至5×10¹⁹ cm^-3之一摻雜物濃度。可使用旋塗塗覆及擴散及/或離子植入在沈積期間及/或沈積之後摻雜該初期肖特基接觸層440。

接著，在漂移層414及初期肖特基接觸層440上形成一植入遮罩450且在該摻雜遮罩450中圖案化以透過間隙452暴露該初期肖特基接觸層440之選擇部分。

接著，藉由植入p型摻雜物離子460選擇性摻雜初期肖特基接觸層440以在該初期肖特基接觸層440中形成異質接面障壁區430且同時界定接觸漂移層414之n型肖特基接觸件區408。異質接面障壁區430可摻雜有p型摻雜物(諸如，硼 及/或鋁)以具有約1×10¹⁷ cm^-3至約1×10²⁰ cm^-3之一凈摻雜物濃度。該等植入摻雜物可以一標準多晶矽活化退化而活化。應瞭解，擴散摻雜亦可用於形成異質接面障壁區430。

參考圖20，移除植入遮罩450。隨後，可在漂移層414上肖特基接觸層418之外形成如圖17中所展示之護環425。例如，可藉由多晶矽之沈積、圖案化及摻雜形成該等護環。

替代地，如圖21及圖22中所展示，可藉由適當圖案化植入遮罩450而與異質接面障壁區430同時地形成護環425。在形成護環425及異質接面障壁區430之後，可圖案化初期肖特基接觸層440以界定肖特基接觸層418及護環425。

在又一實施例中，可在漂移層414中作用區之外形成植入護環。

本發明之實施例提供接面障壁肖特基半導體裝置，相較於習知JBS裝置，可能不需要或需要較少之植入步驟。因此，可減少此等裝置之製造成本及/或複雜性。例如，碳化矽中之p型植入之退火可能需要大於1600℃之退火溫度。

此外，一些實施例使用一JBS二極體中之摻雜多晶矽特徵。可以許多習知技術摻雜多晶矽，並且多晶矽處理技術與高產量處理相容，其相較於多晶矽可以較低溫度及較不複雜及昂貴之設備執行。例如，可在一標準熔爐中以小於1100℃之溫度執行退火植入多晶矽。此外，在一些實施例中，p型多晶矽可在驟增電流狀況下充當一少數注入器， 及驟增能力可以高溫度操作進一步增強。

儘管本發明之實施例已參考操作之特定序列而予以描述，然而熟習此項技術者將瞭解，可重新排列該序列內之操作，而仍受益於本發明之教示。相應地，本發明不應被解譯為限於本文所描述之操作之精確序列。

許多不同實施例已結合上文之描述及圖示在本文予以揭示。應理解，逐字描述及繪示此等實施例之每個組合及子組合將使本發明過度重複及模糊。相應地，所有實施例可以任意方式及/或組合加以組合，及包含圖示之本說明書應視為構成本文所描述之實施例之所有組合及子組合以及其製作及使用方式及程序之一完整書面描述，且將支持對任意此組合或子組合之主張。

在該等圖式及說明書中，已揭示本發明之典型實施例，儘管已使用特定術語，然其等僅用於通用及描述意義而非出於限制之目的，在下列申請專利範圍中闡釋本發明之範疇。

10‧‧‧接面障壁肖特基(JBS)二極體/裝置

12‧‧‧n型基板

14‧‧‧n-漂移層/漂移層

16‧‧‧p+區域

18‧‧‧金屬陽極接觸件/陽極接觸件

20‧‧‧陰極接觸件

40‧‧‧正向電流分量/肖特基電流/肖特基電流分量

41‧‧‧正向電流分量/電子

42‧‧‧正向電流分量/載子

100'‧‧‧二極體

100"‧‧‧二極體

100‧‧‧二極體/裝置

110‧‧‧作用區

112‧‧‧基板

113‧‧‧層

114‧‧‧漂移區

114A‧‧‧漂移區之暴露部分

115‧‧‧邊緣終止區域

116‧‧‧電流驟增墊

116'‧‧‧電流驟增墊

116"‧‧‧電流驟增墊

118‧‧‧陽極接觸件/肖特基接觸件

119‧‧‧金屬覆蓋層

120‧‧‧陰極接觸件

125‧‧‧護環

125'‧‧‧護環

125"‧‧‧護環

127‧‧‧鈍化層

130‧‧‧異質接面障壁區

130'‧‧‧異質接面障壁區

130"‧‧‧異質接面障壁區

160‧‧‧植入區

170‧‧‧凹部

171‧‧‧凹部

172‧‧‧凹部

180‧‧‧材料層

191‧‧‧曲線

192‧‧‧曲線

201‧‧‧曲線

201P‧‧‧峰值電場

202‧‧‧曲線

202P‧‧‧峰值電場

300‧‧‧裝置

300'‧‧‧裝置

400‧‧‧二極體

400'‧‧‧二極體

400"‧‧‧二極體

400'''‧‧‧二極體

408‧‧‧n型肖特基接觸件區

412‧‧‧基板

414‧‧‧漂移區/漂移層

415‧‧‧邊緣終止區

415'‧‧‧邊緣終止區

415"‧‧‧邊緣終止區

416‧‧‧電流驟增墊

418‧‧‧肖特基接觸層

419‧‧‧金屬覆蓋層

420‧‧‧陰極接觸件

425‧‧‧護環

427‧‧‧鈍化層

430‧‧‧異質接面障壁區

440‧‧‧初期肖特基接觸層

450‧‧‧植入遮罩/摻雜遮罩

452‧‧‧間隙

460‧‧‧p型摻雜物離子

J1‧‧‧肖特基接面/接面

J2‧‧‧P-N接面/接面

J3‧‧‧p-n接面/P-N異質接面

J4‧‧‧肖特基接面

J5‧‧‧異質接面/p-n接面/P-N異質接面

J6‧‧‧歐姆接觸/肖特基接面

J7‧‧‧P-N異質接面

圖1係一習知JBS二極體之一橫截面圖。

圖2係根據本發明之一些實施例之一JBS二極體之一俯視圖。

圖3、圖4及圖5係根據本發明之一些實施例之JBS二極體之橫截面圖。

圖6係根據本發明之一些實施例之一JBS二極體之部分之一橫截面細節。

圖7係示意性地繪示根據本發明之一些實施例之一JBS二極體之各種區域之電流-電壓特性之一圖表。

圖8係繪示針對根據一些實施例之一裝置以自25℃至200℃之範圍中之溫度操作之模擬正向電流-電壓曲線之一圖表。

圖9至圖12係繪示根據本發明之一些實施例之JBS二極體之形成之橫截面圖。

圖13A及圖13B係根據本發明之一些實施例之JBS二極體之橫截面圖。

圖14係繪示根據一些實施例之一裝置之模擬水平電場分佈之一圖表。

圖15至圖18係根據本發明之各種進一步實施例之JBS二極體之橫截面圖。

圖19至圖22係繪示根據本發明之實施例之JBS二極體之形成之橫截面圖。

400'''‧‧‧二極體

412‧‧‧基板

414‧‧‧漂移區

415‧‧‧邊緣終止區

416‧‧‧電流驟增墊

418‧‧‧肖特基接觸層

419‧‧‧金屬覆蓋層

420‧‧‧陰極接觸件

425‧‧‧護環

427‧‧‧鈍化層

430‧‧‧異質接面障壁區

460‧‧‧p型摻雜物離子

Claims (33)

1. 一種電子裝置，其包括：一碳化矽層，其內包含一n型漂移區；一接觸件，其與該漂移區形成一肖特基接面；及一p型接面障壁區，其在該碳化矽層上；其中該p型接面障壁區包括與該漂移區形成一P-N異質接面之一p型多晶矽區；及其中該p型接面障壁區電連接至該接觸件。
2. 如請求項1之電子裝置，其中該接觸件與該漂移區之間之該肖特基接面經組態以在比該接面障壁區與該漂移區之間之該P-N異質接面低之一正向電壓下而接通。
3. 如請求項1之電子裝置，其中該接觸件形成至該p型多晶矽區之一歐姆接觸件；及其中該異質接面障壁區與該漂移區之間之該P-N異質接面經組態以在比該肖特基接面之一接通電壓高之一正向電壓下開始傳導多數載子，及該異質接面障壁區與該漂移區之間之該P-N異質接面以一較低電壓開始將少數載子注入至該漂移區中。
4. 如請求項1之電子裝置，其進一步包括：一護環終止區，其在該碳化矽層之一表面處橫向鄰近於該接觸件，其中該護環終止區包括該漂移區上之一第二p型多晶矽區，該第二p型多晶矽區在零偏壓狀況下與該接觸件電隔離。
5. 如請求項1之電子裝置，其進一步包括： 一接面終止區，其在具有與該漂移區之傳導性類型相反之一傳導性類型之該碳化矽層之該表面處；其中該第二p型多晶矽區延伸至該接面終止區中。
6. 如請求項1之電子裝置，其中該接面障壁區包括該漂移區中之複數個p型多晶矽區及該漂移區中在該接觸件下方且電連接至該接觸件之一p型多晶矽少數注入器墊。
7. 如請求項6之電子裝置，其中該少數注入器墊具有平行於該碳化矽層之一主表面之一水平平面之一表面面積，其大於該接面障壁區中之該複數個p型多晶矽區之一者之水平平面之一表面面積。
8. 如請求項6之電子裝置，其中該少數載子注入器墊具有平行於該碳化矽層之一主表面之一水平平面之一表面面積，其為該接觸件下之水平平面中之該漂移區之一表面面積之至少約10%。
9. 如請求項1之電子裝置，其進一步包括：在該漂移區上之對置於該接觸件之一n+碳化矽接觸層；及該接觸層上之一第二接觸件。
10. 一種電子裝置，其包括：一漂移區，其具有一第一傳導性類型；一接觸件，其與該漂移區形成一金屬半導體接面；及一接面障壁區，其在該漂移區上；其中該接面障壁區具有與該第一傳導性類型相反之一第二傳導性類型且包括該漂移區上之一異質接面障壁區；及 其中該異質接面障壁區與該漂移區形成一P-N異質接面且與該接觸件電接觸。
11. 如請求項10之電子裝置，其中該接觸件與該漂移區之間之該金屬半導體接面經組態以在比該異質接面障壁區與該漂移區之間之該P-N異質接面低之一正向電壓下而接通。
12. 如請求項10之電子裝置，其中該接觸件形成至該異質接面障壁區之一歐姆接觸件；及其中該異質接面障壁區與該漂移區之間之該P-N異質接面經組態以在比該金屬半導體接面之一接通電壓高之一正向電壓下開始傳導多數載子，及該異質接面障壁區與該漂移區之間之該P-N異質接面以一較低電壓開始將少數載子注入至該漂移區中。
13. 如請求項10之電子裝置，其進一步包括：一護環終止區，其在該漂移區上且橫向鄰近於該金屬半導體接面；其中該護環終止區包括一第二異質接面障壁區。
14. 如請求項10之電子裝置，其中該異質接面障壁區包括該漂移區上之複數個p型多晶矽區及在該漂移區上該接觸件下方且電連接至該接觸件之至少一p型多晶矽少數注入器墊。
15. 如請求項14之電子裝置，其中該少數載子注入墊具有大於該接面障壁區之一寬度之一寬度。
16. 如請求項10之電子裝置，其中該少數注入器墊具有大於 該接面障壁區中之該複數個p型多晶矽區之一者之一水平表面面積之一水平表面面積。
17. 如請求項10之電子裝置，其中該漂移區包括n型碳化矽，及該異質接面障壁區包括p型多晶矽。
18. 如請求項10之電子裝置，其中該漂移區包括n型碳化矽，及該異質接面障壁區包括p型氮化鎵。
19. 如請求項10之電子裝置，其進一步包括：一終止區，其在該漂移區之一表面處且在該終止區內界定該裝置之一作用區；其中被該等異質接面障壁區佔據之該作用區之一表面面積對該作用區之一總表面面積之一比率為約2%至約40%。
20. 如請求項19之電子裝置，其中被該等異質接面障壁區佔據之該作用區之該表面面積對該作用區之該總表面面積之該比率為約4%至約30%。
21. 如請求項19之電子裝置，其中被該等異質接面障壁區佔據之該作用區之該表面面積對該作用區之該總表面面積之該比率為約10%至約30%。
22. 如請求項19之電子裝置，其中被該等異質接面障壁區佔據之該作用區之該表面面積對該作用區之該總表面面積之該比率為約20%至約30%。
23. 一種形成一電子裝置之方法，其包括：提供具有一第一傳導性類型之一漂移區；在該漂移區上提供一異質接面障壁區，該異質接面障 壁區包括不同於該漂移區之一材料且具有與該漂移區之該傳導性類型相反之一傳導性類型且與該漂移區提供一P-N異質接面；及在該漂移區上及在該異質接面障壁區上形成一接觸件，該接觸件與該漂移區形成一肖特基接面及與該異質接面障壁區形成一歐姆接面。
24. 如請求項23之方法，其中該漂移區包括n型碳化矽，及該異質接面障壁區包括p型多晶矽。
25. 如請求項23之方法，其進一步包括：在該漂移區上提供橫向鄰近於該肖特基接面之一護環終止區；該護環終止區可包括該漂移區上之一第二異質接面障壁區。
26. 如請求項23之方法，其中提供該異質接面障壁區包括：在該漂移區中蝕刻一凹部；在該凹部中沈積一多晶矽層；摻雜該多晶矽層以使其具有與該漂移區之該傳導性類型相反之一傳導性類型；及圖案化該多晶矽層。
27. 一種電子裝置，其包括：一碳化矽層，其包括具有一第一傳導性類型之一漂移區；一接觸件，其在該漂移區之一表面上且與該漂移區形成一肖特基接面；及一護環，其鄰近於該肖特基接面而與該碳化矽層之該 表面接觸；其中該護環具有與該漂移區之該傳導性類型相反之一傳導性類型且包括與該碳化矽層形成一異質接面之一材料；及其中該護環包括多晶矽及/或氮化鎵。
28. 一種電子裝置，其包括：一漂移區，其具有一第一傳導性類型；一接觸件，其與該漂移區形成一金屬半導體接面；及一護環，其在該漂移區上且橫向鄰近於該接面，該護環具有與該第一傳導性類型相反之一第二傳導性類型；其中該護環包括與該漂移區形成一P-N異質接面之一材料。
29. 如請求項28之電子裝置，其中該護環包括摻雜多晶矽。
30. 如請求項28之電子裝置，其進一步包括：在該漂移區上具有該第二傳導性類型之一接面障壁區；其中該接面障壁區包括該漂移區上之一異質接面障壁區；及其中該異質接面障壁區與該漂移區形成一P-N異質接面且與該接觸件電接觸。
31. 如請求項30之電子裝置，其中該接觸件與該漂移區之間之該金屬半導體接面經組態以在比該異質接面障壁區與該漂移區之間之該P-N異質接面低之一正向電壓下而接通。
32. 如請求項30之電子裝置，其中該接觸件形成至該異質接 面障壁區之一歐姆接觸件；及其中該異質接面障壁區與該漂移區之間之該P-N異質接面經組態以在比該金屬半導體接面之一接通電壓高之一正向電壓下開始傳導多數載子，及該異質接面障壁區與該漂移區之間之該P-N異質接面以一較低電壓開始將少數載子注入至該漂移區中。
33. 如請求項30之電子裝置，其中該異質接面障壁區包括該漂移區上之複數個p型多晶矽區及在該漂移區上該接觸件下方且電連接至該接觸件之至少一p型多晶矽少數注入器墊。