TW201113883A - Multi-bank non-volatile memory system with satellite file system - Google Patents

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201113883 六、發明說明： 【發明所屬之技術領域】 此申請案係關於可重新程式化非揮發性記憶體系統（諸 如半導體快閃記憶體)之操作，I更具體而言係關於對採 用一多庫結構之此類系統之管理。 【先前技術】 最近，具有非揮發性電荷儲存能力之固態記憶體（尤其 係封裝為一小形狀因數卡之EEPR〇M及快閃eepr〇m形式 之固態記憶體）已成為各種行動及手持裝置（尤其係資訊用 具及消費者電子產品）之選擇儲存器。與同為固態記憶體 之&鳩（隨機#取記憶體）不同，㈣記憶體係非揮發性 的’且甚至在關斷電力之後保留其已儲存之資料。同樣， 與ROM(唯讀記憶體）不同，快閃記憶體類似於—磁碟儲存 裝置係可重寫的。儘管成本較高，但快閃記憶體卻正越來 越多地用於大容量儲存應用中。基於旋轉磁性媒體之習用 大容量儲存器（諸如硬碟機及軟磁碟）不適用於行動及手持 環i兄。此乃因磁碟機往往较為# i . . v 任衩為本重，易於發生機械故障且 具有高延時及高功率要求。此等不期望之屬性使得基於磁 碟之儲存咨在大多數行動及可攜式應用中不實用。另一方 :直快閃記憶體(呈嵌入式及呈—可抽換卡之形式兩者㈣ ::二大小、低功率消耗、高速度及高可靠性特徵而可理 心地適合於行動及手持環境。 快閃EEPROM類似於ΕΕρ_(電可抹除及可程式 記憶體），此乃因其係可被抹 項 钚示的且使新育料寫入或「程 148964.doc 201113883 式化」至其記憶體胞中之一非揮發性記憶體。快閃 EEPROM及EEPROM兩者皆在—場效應電晶體結構中利用 一夺動（未連接之）傳導閘極，該浮動傳導閘極定位於一半 導體基板中之通道區上方，在源極區與沒極區之間。然 後在該浮動間極上方提供—控制閘極。電晶體之臨限電麗 特性係藉由該浮動閘極上所保留之電荷量控制。亦即，對 於浮動閘極上之-給定電荷位準而言，存在—對應電壓 (臨限值），必須先施加該對應電壓至控制閘極此後電晶體 才被「接通」以准許其源極區與汲極區之間傳導。特定而 言’諸如快閃EEPROM之快閃記憶體允許相時抹除若干個 完整的記憶體胞區塊。 浮動閘極可保持-電荷範圍且因此可被程式化至一臨限 電壓窗内之任—臨限電屋位準。該臨限電壓窗之大小由裝 置之最小及最大臨限位準來定界，而裝置之最小及最大臨 限位準又對應於可程式化至該浮動閘^ 限窗-般相依於記憶體裝置之特性、操作條件及歷史。原 則上’該窗内每-不同之可解析臨限電壓位準範圍皆可用 於指定該胞之一明確記憶體狀態。 充當-記憶體胞之電晶體通常係藉由兩種機制中之一種 機制而程式化至一「經程式化“大態。在「熱電子注入」 中，施加至沒極之一高電壓使電子加速跨越基板通道區 同時’施加至控制閘極之一高電隸熱電子穿過一薄閉極 電介質拉到浮動閘極上。在n主人」巾，相對於基板 施加一高電壓至控制間極。以此方式，將電子自基板拉至 148964.doc 201113883 介入浮動閘極。儘管歷史上已使用術語「程式化」來闡述 藉由/主人電子至憶體胞之—初始經抹除電荷儲存單位以 變更記憶體狀態而寫入至一記憶體，但其現已與諸如「寫 入」或「記錄」之較常見術語互換使用。 可藉助若干種機制來抹除記憶體裝置。對於eepr〇m而 °可藉由以下操作來電抹除一記憶體胞：相對於控制閘 極施加一高電壓至基板以誘發浮動閘極中之電子穿過一薄 氧化物穿隧至基板通道區（亦即，Fow丨er N〇rdheim穿隧）。 通常，EEPROM係可逐位元組抹除的。對於快閃EEpR〇M 而言，該記憶體係可一次電抹除其全部或每一次電抹除一 個或多個最小可抹除區塊，其中一最小可抹除區塊可由一 個或多個區段組成且每一區段可儲存512個位元組或更多 之資料。 δ己憶體裝置通常包含可安裝於--^上之一個或多個記憶 體晶片。每一記憶體晶片包含由週邊電路（諸如，解碼器 以及抹除、寫入及讀取電路）支援之一記憶體胞陣列。較 複雜之記憶體裝置亦具有一控制器，該控制器執行智慧及 較高級之記憶體操作以及介接。 目前存在諸多在商業上很成功之非揮發性固態記憶體裝 置可供使用。此等記憶體裝置可係快閃EEPROM或可採用 其他類型之非揮發性記憶體胞。在美國專利第5,〇70,032 號、第 5,095,344 號、第 5,315,541 號、第 5,343,063 號及第 5,661，〇53號、第5,313,421號及第6,222,762號中給出快閃 記憶體及系統之實例以及其製造方法。特定而言，具有 148964.doc 201113883 NAND串結構之快閃s己憶體裝置闡述於美國專利第 5,570,315號、第 5,903,495號、第 6,〇46,935號中。同樣， 亦自具有用於儲存電荷之一電介質層之記憶體胞製造非揮 發性記憶體裝置。替代早先闡述之傳導浮動閘極元件，使 用一電介質層。利用電介質儲存元件之此等記憶體裝置已 由 Eitan等人闡述於「NR0M : A N〇vel L〇calized 2-Bit Nonvolatile Memory Cell, (IEEE Electron Device Letters，第 21卷，第 n號，2〇〇〇年 ，第 543 至 545 頁） 中。_ONO電介質層跨越通道延伸於源極擴散部與汲極擴 散部之間延伸。-個資料位元之電荷局部化於此鄰沒極之 電介質層中’且其他資料位元之電荷局部化於毗鄰源極之 電介質層中。舉例而言，美國專利第5,768，192號及 Mll’725號揭示具有炎於兩個二氧化石夕層之間的一陷獲電 "質之#揮心性3己憶體胞。多狀態資料儲存器係藉由單 獨地讀取電介質内缚办p爿八 貞鬥A二間分離之電荷儲存區之二進制狀態 來實施。 為改良讀取及程式化效能，並行地讀取或程式化一陣 中之多個電荷儲存元件或記憶體電晶體。因此，一起讀 或程式化-「頁」記憶體元件。在現有記憶體架構中， 列通常含有數個交錯頁或 兄再了構成一個頁。將一起讀取 程式化一頁之所有記憶體元件。 在快閃記憶體系# tb ^ 。 '、’、’抹除操作可花費比讀取及程式 操作長一數量級的時間。 T 因此’期望具有實質大小之抹 區塊。以此方式，枝峪找Βη ，、時間分攤在一大記憶體胞聚集 148964.doc 201113883 快閃記憶體之性質思指資料必須寫入至一經抹除之記憶 體位置。若更新來自一主機之某一邏輯位址之資料，則一 種方式係將該更新資料重寫於相同實體記憶體位置中。亦 即’不改變邏輯至實體位址映射。然而，此將意味著含有 彼貫體位置之整個抹除區塊將首先被抹除且接著用經更新 之資料寫入。此更新方法效率不高，因其需要抹除及寫入 一整個抹除區塊，尤其係在欲更新之資料僅佔據抹除區塊 之一小部分時。其亦將導致對記憶體區塊之一較高頻率之 抹除再循環，鑒於此類型之記憶體裝置之有限耐久性此係 不期望的》 透過主機系統、記憶體系統及其他電子系統之外部介面 通信之資料經定址且被映射至一快閃記憶體系統之實體位 置中。通常，由系統產生或接收之資料檔案之位址係映射 至根據邏輯資料區塊（下文「LBA介面」）為系統建立之一 連續邏輯位址空間之不同範圍中。該位址空間之廣度通常 充足以覆蓋該系統能夠處置之全位址範圍。在一個實例 中磁碟儲存驅動器透過此一邏輯位址空間與電腦或其他 主機系統通信。此位址空間具有足以定址該磁碟機之整個 資料儲存容量之一廣度。 快閃記憶體系統最常以一記憶卡或快閃磁碟機（其以可 抽換：式與諸如一個人電腦、一相機等各種主機連接，但 亦可嵌於此等主機系統中）之形式提供。當將資料寫入至 記憶體時，主機通常給記憶體系統之—連續虛擬位址空間 148964.doc 201113883 磁料^ 其他㈣單料派唯—㈣位址。與一 =:_)一#，主機將資料寫入至記憶體系統 體二：址二間内之位址及自該等位址讀取資料。該記憶 =内之-控制器將自該主機接收之邏輯 Γ陣列内之實際儲存資料之實體位址，且接著記錄對此 之轉譯。記憶體系統之資料儲存容量至少與在針對 ^己憶體系統所界^之整個邏輯位址空間上可定址之資料 罝一樣大。 在當前市售快閃記憶體系統中，抹除單位之大小已增加 至儲存夕個資料區段之—充足記憶體胞區塊。事實上，諸 多資料頁儲存於-個區塊中且-頁可儲存多個資料區段。 此外，兩個或兩個以上區塊通常作為元區塊—起操作，且 此等區塊之頁在邏輯上連結在—起作為元頁…起寫入及 讀取可包括諸多資料區段之—頁或元頁之資料，因此增加 操作之並行!·生與此等大容量操作單元相伴而來的係有效 率地操作該等單元之挑戰。 「為便於解釋，除非另有規定，$則本文中所使用之術語 「區塊」意欲指代抹除區塊單位或者一多區塊「元區 塊」’此取決於—特定系統中是否正使用元區塊。類似 地’本文中對一「頁」之提及可指代一單個區塊内一程式 化單位或-元區塊内之一「元頁」’此取決於系統組態。 當使用記憶體系統之當前普遍之LBA介面時，給由一主 機（記憶體連接至其）產生之檔案指派該介面之邏輯位址空 間内之唯一位址。接著記憶體系統通常在邏輯位址空間與 148964.doc 201113883 實體記憶體區塊之頁之間映射資料。記憶體系統記錄邏輯 位址空間映射至實體記憶體中的情況但主機不知曉此事。 主機記錄其資料檔案在邏輯位址空間内之位址但記憶體系 統在有點瞭解或不瞭解此映射之情形下操作。 管理快閃記憶體系統之另一問題與系統控制及目錄資料 有關。資料係在各種記憶體操作之進程期間產生及存取。 因此，其有效處置及就緒存取將直接影響效能。由於快閃 a己憶體意指儲存器且係非揮發性的，因此將期望維持此類 型之資料於快閃記憶體中。然而，在控制器與快閃記憶體 之間具有一介入檔案管理系統之情形下，不可直接存取資 料。同樣，系統控制及目錄資料往往係活動的及分段的， 此有助於隨著大大小區塊抹除而在一系統中進行儲存。傳 統上，此類型之資料係設立於控制器RAM中，藉此允許由 控制器直接存取。在給記憶體裝置開啟電源之後，一初始

化過程使得能夠掃描快閃記憶體以編譯欲置於控制器MM 中之必要系統控制及目錄資訊。此過程費時且需要控制号

Ram容量，隨著不斷增加之快閃記憶體容量情況會更好。 -般而言’改良非揮發性記憶體系統之容量及效能的研 二-直在持續。特定而言’此可包括改良記憶體系統中並 行性之量及效率之方法。 【發明内容】 根據本發明之一般態樣， 主見種非揮發性記憶體系 統’其具有一控制器雷政；^目士、— & 电路及具有禝數個可獨立操作庫之一 非揮發性記憶體電路。今 ”亥4庫中之每一者皆包括一個或多 148964.doc 201113883 個非揮發性記憶體陣列以健存使用者資料及系統資料。該 控制器電路管理記憶體電路上之使用者資料之儲存且包 括·複數個庫介面，每一庫介面連接至該等庫中之一各別 庫以在控制器與對應庫之間傳送資料；及處理電路，其用 以執订複數個執行緒’每—執行緒獨立且同時管理該等庫 中之對應庫。該等庫巾之—第—財⑽包括該對應執行 緒藉此“里δ亥第一庫之一檔案系統之系統資料且其他庫中 之每者儲存包括該對應執行緒藉此管理該庫之該檔宰系 統之-部分之-複本之系統資料。 案系 在其他態樣中，呈現操作—非揮發性記憶體系統之對應 方法，該非揮發性記憶體系統包括一非揮發性記憶體電 路，其具有複數個可獨立操作庫及用以管理該記憶體電路 上之使用者儲存之—控制器電路。該方法包括：在非揮發 性呂己憶體中儲存包括-樓案系統之系統資料於該等庫中之 第一庫上，在非揮發性記憶體中儲存包括該檔案系統之 一部分之一複本之系統資料於該等庫中之一第二庫上；在 。亥控制器上執行一第一執行緒以根據該檔案系統管理該第 一庫，及與執行該第一執行緒同時地，在該控制器上執行 第一執行緒以根據與儲存於該第一庫中之該擋案系統無 關的該檔案系統之複本管理該第二庫。 本發明之各種態樣、優點、特徵及實施例包括於以下對 本發明之實例性實例之闡述中’此闡述應結合附圖—起閱 讀。本文所提及之所有專利、專利申請案、論文、其它公 開案、文獻及諸如此類皆出於各種目的以全文引用方式併 148964.doc 201113883 入本文中。若在對所併入之公開案、文獻或諸如此類中任 一者與本申請案之間存在術語之定義或使用之任何不一致 或衝突時’則應以本申請案中術語之定義或使用為准。 【實施方式】 記憶體系統 圖1至圖7提供其中可實施或圖解說明本發明之各種態樣 之實例性記憶體系統。 圖8至圖1 〇圖解說明用於實施本發明之各種態樣之較佳 記憶體及區塊架構。 圖11及圖12圖解說明一附屬檔案系統在一多庫系統中之 使用。 圖1示意性地圖解說明適合於實施本發明之一記憶體系 統之主硬體組件。記憶體系統90通常透過一主機介面與一 主機80—起操作。該記憶體系統通常呈一記憶卡或一嵌入 式記憶體系統之形式。記憶體系統9〇包括一記憶體2〇〇， 記憶體200之操作由一控制器ι〇〇控制。記憶體2〇〇包含分 佈於一個或多個積體電路晶片上方之一個或多個非揮發性 記憶體胞陣列。控制器1〇〇包括一介面丨1〇、一處理器 120、一可選共處理器m、R〇M 122 (唯讀記憶體）、raM 130 (隨機存取記憶體）及可選可程式化非揮發性記憶體 124。介面丨10具有介接控制器至一主機之一個組件及介接 控制器至記憶體200之另一組件。儲存於非揮發性r〇m 122及/或可選非揮發性記憶體124中之韌體為處理器12〇提 供碼以實施控制器1〇〇之功能。錯誤校正碼可由處理器12〇 148964.doc 201113883 或可選共處理器121處理。在一替代實施例中，控制器ι〇〇 由一狀態機（未顯示）實施。在又一實施例中，控制器1〇〇實 施於主機内。 實體記憶體結構 圖2不意性地圖解說明一非揮發性記憶體胞。記憶體胞 10可由具有一電荷儲存單元2〇(諸如，一浮動閘極或一電 介質層）之一場效應電晶體實施。記憶體胞丨〇亦包括一源 極14、一汲極16及一控制閘極30。 目月有諸多在商業上很成功之非揮發性固態記憶體裝置 可供使用。此專記憶體裝置可採用不同類型之記憶體胞， 每一類型之記憶體胞具有一個或多個電荷儲存元件。 典型非揮發性記憶體胞包括EEPROM及快閃EEPROM。 在美國專利第5,595,924號中給出EEPROM胞之實例及其製 造方法。在美國專利第5,070,032號、第5,095,344號、第 5,315,541 號、第 5,343,063 號、第 5,661,053 號、第 5,313,421號及第6,222,762號中給出快閃EEPROM胞之實 例、EEPROM胞在記憶體系統中之使用及其製造方法。特 定而言，在美國專利第5,570,315號、第5,9〇3,495號、第 6,046,935號中闡述具有NAND胞結構之記憶體裝置之實 例。同樣，已由Eitan等人於「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell，」（IEEE Electron

Device Letters ’ 第 21卷，第 11 號，2000 年 11月，第 543-545頁）且在美國專利第5,768,192號及第6,011，725號中闡述 利用電介質儲存元件之記憶體裝置之實例。 148964.doc -12-

201113883 貫矛々上’通常藉由當施加—參考電壓至控制閘極時感測 跨越-胞之源極電極及祕電極之傳導電流來讀取該胞之 記憶體狀態。因此，對於一胞之浮動閛極上之每一給定電 荷，可㈣相對於•固定參考控制閘極電壓之—對應傳導 電流。類似地，可赵式介$ ·'主為 j桎式化至子動閘極上之電荷之範圍界定 一對應臨限電壓窗或一對應傳導電流窗。 另一選擇為，替代偵測一經分區電流窗中之傳導電流， 可此在控制閘極處針對__接受測試之給定記憶體狀態設定 臨限電壓且偵測該傳導電流比一臨限電流低還是高。在一 個實施方案中，藉由檢驗傳導電流透過位元線之電容放電 之速率達成相對於一臨限電流對傳導電流之偵測。 圖3圖解說明針對浮動閘極可在任一個時刻選擇性地儲 存之四個不同電荷Q1至Q4源極-汲極電流Id與控制閘極電 壓VCG之間的關係。四條1〇與VcG實心曲線表示可在一記憶 體胞之一浮動閘極上程式化之四個可能的電荷位準其等 分別對應於四個可能的記憶體狀態。作為一實例，一胞聚 集體之臨限電壓窗可在0.5 V至3.5 V範圍内。可藉由以各 為〇.5 V之間隔將該臨限窗分區成五個區來分界分別表示 一個經抹除狀態及六個經程式化狀態之七個可能的記憶體 狀態「0」、「1」、「2」、「3」、「4」、「5」' 6」。舉例而言，若如圖所示使用一為2 μ a之一參考電 流IREF ’則以Qi程式化之胞可視為處於一記憶體狀態 「i」中’因為其曲線在由VCG=0.5 V及1.0 V所分界之臨 限窗之區中與Iref相交。類似地，Q4處於一記憶狀態 148964.doc -13- 201113883 「5」。 如自以上闡述可看出，使一記憶體胞儲存之狀態越多， 其臨限窗就劃分得越細。舉例而言，一記憶體裝置可具有 右干個s己憶體胞，該等記憶體胞具有介於_15 V至5 V範 圍内之一臨限窗。此提供_ 6·5 v之最大寬度。若該記憶 體胞欲儲存16個狀態，則每一狀態在臨限窗中可佔據自 200 mV至300 mV。此將需要更高之程式化及讀取操作之 精密度以便能達成所要求之解析度。 圖4A不意性地圖解說明組織成一 NAND串之一串記憶體 胞。一 NAND串50包含一系列由其源極及汲極菊鏈連接之 記憶體電晶體Ml、M2、...Μη(例如，n=4、8、16或更 咼）。一對選擇電晶體SI、S2分別經由該NAND串之源極端 子54及汲極端子56控制該記憶體電晶體鏈至外部之連接。 在一記憶體陣列中，當源極選擇電晶體S1接通時，該源極 端子耦合至一源極線（參見圖4B)。類似地，當汲極選擇電 晶體S2接通時，該NAND串之汲極端子耦合至記憶體陣列 之一位元線。該鏈中之每一記憶體電晶體1〇充當一記憶體 胞。其具有一電荷儲存元件2〇以儲存一給定電荷量以便表 不-既定記憶體狀態。每一記憶體電晶體之—控制閘極 允許對讀取及寫入操作進行控制。如在圖4B中將看到， NAND串之—列之對應記憶體電晶體之控制閘極3〇全部連 接至相同字線。類似地，選擇電晶體SI、S2中之每—者之 一控制閘極32分別經由其源極端子54及汲極端子％提供^ 該NAND串之控制存取。同樣地，N " 甲之列之對應 148964.doc • 14· 201113883 選擇電晶體之控制閘極3 2全部連接至相同選擇線。 當在程式化期間讀取或驗證一 NAND串内之一經定址記 憶體電晶體10時，其控制閘極3〇被供以一適宜電壓。同 時，藉由在NAND串50中之剩餘未經定址記憶體電晶體之 控制閘極上施加充足電壓來完全接通該等未經定址記憶體 電晶體。以此方式，有效地自個別記憶體電晶體之源極至 該NAND串之源極端子54形成一傳導路徑，且同樣地自個 別記憶體電晶體之汲極至該胞之汲極端子56形成一傳導路 位。美國專利第 5,570,3 15、5,9〇3,495、6，(M6,935號中闡 述了具有此等NAND串結構之記憶體裝置。 圖4B圖解說明由（諸如）圖4A中所示之NAND串50構成之 一 NAND記憶體胞陣列210之一實例。沿NAND串之每一 行，一位元線（諸如，位元線36)係耦合至每一NAND串之 汲極端子56 ^沿每一庫之NAND串，一源極線（諸如，源極 線34)係耦合至每一 NAND串之源極端子54。同樣，沿一庫 之NAND串中之一列記憶體胞之控制閘極係連接至一字線 (諸如’字線42)。沿一庫之NAND串中之一列選擇電晶體 之控制閘極係連接至一選擇線（諸如，選擇線44)。可藉由 一庫之NAND串之字線及選擇線上之適宜電壓來定址該庫 之NAND串中之一整列記憶體胞。當正讀取一 NAND串内 之一記憶體電晶體時’該串中之剩餘記憶體電晶體經由其 相關聯之字線強接通’以使流經該串之電流實質上取決於 儲存於正讀取之胞中之電荷位準。 圖5圖解說明正被並行感測或程式化之組織成（舉例而 148964.doc •15· 201113883 言）NAND組態的一頁記憶體胞。圖5實質上顯示圖4β之記 憶體陣列210中一庫之NANE^5〇 ’其中每一nand串之細 節係如圖4A中明確顯示。—「頁」（諸如，頁6〇)係經啟用 而能夠並行感測或程式化之一記憶體胞群組。此藉由一對 應頁之感測放大器2 1 2達成。所感測之結果係鎖存於一組 對應鎖存器214中。每—感測放大器可經由—位元線搞合 至一 NAND串。該頁係藉由該頁之該等胞之共同連接至一 字線42之控制閘極啟用且每一胞可由一可經由—位元線％ 存取之感測放大器存取。作為—實例，當分職測或程式 化該頁之胞60時’—感測電壓或一程式化電壓分別施加至 共同予線WL3，連同施加適宜電壓於位元線上。 記憶體之實體組織 快閃記憶體與其他類型記憶體之間的一個重要差異係一 胞必須自經抹除&態程式化。料浮動閉極必須首先放空 電荷。接著程式化將一所期望量之電荷添加回至浮動閘 極。其不支援自浮動移除電荷之一部分以自一經程式化程 度較向的狀態變為一經程式化程度較低的狀態。此意味著 更新資料不可覆寫現有資料且必須寫入至一先前未經寫入 之位置。 ” 此外，抹除係自浮動閘極放空所有電荷且通常要花費可 觀的時間。出於彼原因，逐胞或甚至逐頁抹除將係麻煩的 且極慢。實務上，記憶體胞陣列係劃分為較大數目個記憶 體胞區塊。如對快閃EEPR〇M系統所常見，區塊係抹除單 位。亦即，每—區塊含有一起抹除之最小數目個記憶體 148964.doc •16· 201113883 胞。儘管將欲並行抹除之較大數目個胞聚集為—區塊將改 良抹除效能，但—大大小區塊亦需要處理較大數目的更新 及過時資料。僅在區塊被抹 尼趿抹除之別，需要—廢料收集以挽 救該區塊中之非過時資料。 每一區塊通常係劃分成-定數目個頁。-頁係一程式化 或讀取単位K固實施例中，可將個別頁劃分成若干個 段’且該等段可含有作為—基本程式化操作—次寫入之最 少數量個胞。一個或多個資料頁通常係儲存於一個記憶體 胞列中頁可儲存一個或多個區段。-區段包括使用者 資料及額外負擔資料。跨越多個陣列分佈之多個區塊及頁 亦可作為元區塊及元頁—起操作。若其等分佈於多個晶片 上，則其等可作為巨區塊及巨頁一起操作。 多位階胞（「MLC」）記憶趙分區之實例 已結合圖3闡述了其中記憶體胞各自儲存多個資料位元 之-非揮發性記憶體。-特定實例係由-場效應電晶體陣 列形成之一記憶體，每一場效應電晶體在其通道區與其控 制閘極之間具有一電荷儲存層。該電荷儲存層或單元可儲 存一電荷範圍，從而產生針對每一場效應電晶體之一臨限 電壓範圍。可能的臨限電壓範圍橫跨一臨限窗。當將該臨 限®分區成多個臨限電壓子範圍或區域時，每一可解析之 區域用於表示一記憶體胞之一不同記憶體狀態。該多個記 憶體狀態可由一個或多個二進制位元來編碼。舉例而言， 分區成四個區域之一記憶體胞可支援可被編碼為2位元資 料之四個狀態。類似地’分區成八個區域之一記憶體胞可 148964.doc -17- 201113883 支援可被編碼為3位元資料之八個記憶體狀態等等。 所有位元、全序列MLC程式化 圖6(0)至圖6(2)圖解說明程式化一 4態記憶體胞群體之一 實例》圖6(0)圖解說明可程式化為分別表示記憶體狀態 「0」、「1」、「2」及「3」之四個不同臨限電壓分佈之 記憶體胞群體。圖6(1)圖解說明一經抹除記憶體之初始 「經抹除」臨限電壓分佈。圖6(2)圖解說明記憶體在記憶 體胞中之諸多記憶體胞已經程式化之後的一實例。實質 上，一胞初始具有一「經抹除」臨限電壓且程式化將其移 動至一較高值’進入由驗證位準VV〗、Vv2及vV3分界之三 個區域中之一者中。以此方式，每一記憶體胞可被程式化 為三個經程式化狀態「1」、「2」及「3」中之一者或於 「經抹除」狀態中保持未經程式化。隨著記憶體程式化程 度提高，如圖6(1)所示之「經抹除」狀態之初始分佈將 變得更窄且該經抹除狀態由「〇」狀態來表示。 具有一下部位元及一上部位元之一 2位元碼可用於表示 四個5己憶體狀態中之每一者。舉例而言，「〇」、「1」、 「2」及「3」狀態分別由「11」、「〇1」、「〇〇」及 「1〇」來表示。可藉由以「全序列」模式進行感測而自該 兄憶體讀取該2位元資料’在該「全序列」模式中，藉由 分別以三個子遍相對於讀取分界臨限值rVi、『…及rVs進行 感測而一起感測兩個位元。 逐位元MLC程式化及讀取 圖7A至圖7E圖解說明用一給定2位元碼編碼之4狀態記 148964.doc -18- 201113883 憶體之程式化及讀取。圖7圖解說明當每一記憶體胞使用之 位元碼儲存兩個位元之資料時4狀態記憶體陣列之臨限電 壓分佈。美國專利第7,〇57,939中已揭示此一 2位元碼。 圖7B圖解說明使用2位元碼之2_遍程式化方案中之下部 頁程式化（下部位元）。容錯LM新碼實質上避免任一上部頁 程式化轉換穿過任何中間狀態。因此，第一遍下部頁程式 化使邏輯狀態（上部位元，下部位元）=(1，丨）轉換至藉由程 式化「未經程式化」記憶體狀態「〇」至由（χ，〇)指定之 「中間」狀態所表示之某一中間狀態（X，〇)，其中一經程 式化臨限電壓大於Da但小於Dc。 圖7C圖解說明使用2位元碼之2遍程式化方案中之上部頁 程式化（上部位元）。在程式化上部頁位元至「〇」之第二遍 中’若下部頁位元處於Γ丨」，則邏輯狀態（1，i)轉換至藉 由程式化「未經程式化」記憶體狀態「0」至「1」所表示 之（0，1)。若下部頁位元處於「〇」，則藉由自「中間」狀 態程式化至「3」而獲得邏輯狀態（〇, 〇)。類似地，若上部 頁係保持在「1」，而下部頁已程式化至「0」，則其將需 要自「中間」狀態至藉由程式化「中間」狀態至「2」所 表示之（1，0)之一轉換。 圖7D圖解說明需要辨別用2位元碼編碼之4狀態記憶體之 下部位元之讀取操作。首先執行一讀取B操作以確定LM旗 標是否可讀取。若可讀取，則上部頁已程式化且讀取B操 作將正確地產生下部頁資料。另一方面，若上部頁尚未程 式化’則將藉由一讀取A操作讀取下部頁資料。 148964.doc •19- 201113883 圖7E圖解說明需要辨別用2位元碼編碼之4狀態記憶體之 上部位元之讀取操作。如自圖式顯而易見，上部頁讀取將 需要分別為相料分界臨限電壓Da、“及％之讀取A、讀 取B及讀取C之一 3遍讀取。 在針對一 2位兀記憶體之逐位元方案中，一實體記憶體 胞頁將儲存兩個邏輯資料頁，即對應於下部位元之一下部 資料頁及對應於上部位元之一上部資料頁。 二進制及MLC記憶體分區 圖6及圖7圖解說明一 2位元（亦稱作「D2」）記憶體之實 例。如可見，一D2記憶體具有分區成指定4個狀態之4個區 之其臨限範圍或窗。類似地，在D3中，每一胞儲存3個位 兀（下部、中部及上部位元）且存在8個區。在〇4中，存在4 個位元及16個區等等。隨著記憶體之有限臨限窗係分區成 更夕區，程式化及讀取之解析度將有必要變得更細。隨著 記憶體胞經組態以儲存更多位元而產生兩個問題。 首先，當必須更準確地程式化或讀取一胞之臨限值時程 式化或讀取將較慢。實際上，在實務中，感測時間（程式 化及讀取中所需之）往往隨分區位準之數目之平方而增 加。 第二，快閃記憶體隨著其使用年限而具有一耐久性問 題。當重複地程式化及抹除一胞時，電荷藉由穿隧跨越— 電介質而穿梭地進出浮動閘極20(參見圖2)。每一次，某些 電荷可變得陷獲於電介質中且將修改該胞之臨限值。實際 上’在使用中，臨限窗將逐漸地變窄。因此，MLC記憶體 148964.doc •20- 201113883 通常經設計而在容量、效能及可靠性之間具有折衷。 相反，將看到，對於二進制記憶體，記憶體之臨限窗僅 分區成兩個區。此將允許—最大誤差限度。因此，在消減 儲存容量的同時進行二進制分區將提供最大效能及可靠 性。 結合圖7闡述之多遍逐位元程式化及讀取技術提供MLC 與一進制为&之間的一平滑轉換。在此情形中，若僅以下 部位元程式化記憶體，則其實際上係一經二進制分區之記 憶體。儘管此方法並不完全地最佳化臨限窗之範圍（如在 一單位階胞（「SLC」）記憶體之情形中一般），但其具有使 用與MLC記憶體之下部位元之操作相同之分界或感測位準 之優點。如稍後將闡述，此方法允許「徵用」一 MLC記憶 體以用作一二進制記憶體，或反之亦然。應理解MLC記憶 體在在具有更嚴格之使用規範。 二進制記憶體及部分頁程式化 程式化至一個記憶體胞之電荷儲存元件中之電荷產生一 電場，其擾亂一相鄰記憶體胞之電場。此將影響相鄰記憶 體胞（其實質上係具有一電荷儲存元件之一場效應電晶體） 之特性。特定而言，當感測時，記憶體胞將顯現出具有比 ' 在其較少受到擾亂時高之一臨限位準（或經程式化程度更 高）。 一般而言，若一記憶體胞在一第—場環境下經程式化驗 證且稍後因相鄰胞隨後以不同電荷程式化而在一不同場環 境下被再次讀取，則讀取準確度可因相鄰浮動閘極之間的 148964.doc •21 · 201113883 \!耦合而受到影響，此稱為U Yiipin效應”。隨著半導體記 憶體之整合度越來越高，歸因於記憶體胞之間的所儲存電 荷所致之電場之擾亂（Yupin效應）將因蜂巢間間距縮減而變 得更加需要重視。 以上結合圓7闡述之逐位元MLC程式化技術經設計以最 小化來自沿相同字線之胞之程式化干擾。如自圖7B可見， 在兩個程式化遍中之一第一遍中，該等胞之臨限值移至沿 臨限窗向上的幾乎中途處。該第一遍之效應被最後一遍超 過。在該最後一遍中，臨限值僅移動全程的四分之一。換 言之，對於D2而言，相鄰胞之間的電荷差異限於其最大值 的四分之一。對於D3而言，在三遍之情形下，最後一遍將 電荷差異限制至其最大值的八分之一。 然而，逐位元多遍程式化技術將被部分頁程式化所危 害《—頁係一群組通常沿一列或字線之記憶體胞，其等作 為一單位而一起程式化。可能在多個程式遍上個別地程式 化一頁之非重疊部分。然而，由於並非該頁之所有胞在最 後一遍中一起被程式化，因此其可在該頁完成程式化之後 在胞當中的經程式化電荷中形成大差異。因此，部分頁程 式化將導致更多程式化干擾且可需要一較大感測準確度限 度。 在記憶體係組態為二進制記憶體之情形中，操作之限度 比MLC之限度寬。在較佳實施例中，二進制記憶體經組態 以支挺部分頁程式化’其中一頁之非重疊部分可在該頁上 之多個程式化遍中之一者中被個別地程式化。可藉由以一 148964.doc -22· 201113883 大大小頁進行操作來改良程式化及讀取效能。然而，當頁 大小遠遠大於主機之寫入單位（通常為一 5 12位元組區段） 時’其使用將係低效的。以比一頁更細之粒度進行操作允 許此一頁之更有效率的使用。 已給出介於二進制與MLC之間的實例。應理解，一般而 言，相同原理應用於具有一第一數目個位準之一第一記憶 體與具有多於該第一記憶體之一第二數目個位準之一第二 記憶體之間。 邏輯及實體區塊結構 圖8圖解說明由一記憶體管理器管理之記憶體，其中該 δ己憶體管理器係駐存於控制器中之一軟體組件。記憶體 200係組織成若干個區塊，每一胞區塊係一最小抹除單 位。取決於實施方案，記憶體系統可以藉由一區塊聚集體 形成為「元ϋ塊」且亦形成為「巨區塊」之更大抹除單位 來刼作。為方便起見，本闡述將一抹除單位稱為一元區 塊，不過將理解某些系統以藉由一元區塊聚集體形成之諸 如一「巨區塊」之更大抹除單位來操作。 主機8〇在於m统或作業线下運行—應用程式時 存取記憶體200。㉟常，主機系統以邏輯區段為單位定址 資料其中（舉例而言）每一區段可含有5 12個位元組之資 :。同樣’通常主機以邏輯群集為單位對記憶體系統進行 d取或寫入每—邏輯群集包含一個或多個邏輯區段。在 某_主機系統巾’可存在—可選主機側記憶體管理器以在 主機處執行較低階記憶體管理。在大多數情形中，在讀取 148964.doc •23- 201113883 或寫入操作期間，主機80實質上發出一命令至記憶體系統 90以讀取或寫入含有具有連續位址之一串資料邏輯區段之 一扇段。 一記憶體側管理器300實施於記憶體系統9〇之控制器丨〇〇 中以S理對快閃s己憶體2〇〇之元區塊中的主機邏輯區段之 資料之儲存及揭取。記憶體管理器包含—前端系統3ι〇及 一後端系統320。前端系統310包括—主機介面312。後端 系統320包括用於管理對元區塊之抹除、讀取及寫入操作 之若干個軟體模組。記憶體管理器亦維持快閃記憶體2〇〇 及控制器RAM 130中與其操作相關聯之系統控制資料及目 錄資料。 圖9圖解說明後端系統之軟體模組。後端系統主要包含 兩個功能模組：一媒體管理層33〇及一資料流與定序層 340 ° 媒體管理層330負貴一快閃記憶體元區塊結構内之邏輯 資料儲存之組織。稍後將在關於「媒體管理層」的章節中 提供更多細節。 資料流與定序層340負責一前端系統與一快閃記憶體之 間的資料區段之定序及傳送。此層包括一命令定序器 342、一低階定序器344及一快閃控制層346。稍後將在關 於「低階系統規格」的章節中提供更多細節。 記憶體管理器3 00較佳地實施於控制器丨〇〇中。其將自主 機接收之邏輯位址轉譯成記憶體陣列内實際儲存資料之實 體位址’且接著記錄此等位址轉譯。 148964.doc -24- 201113883 圖10A(i)至圖i〇A(iii)示意性地圖解說明一邏輯群組與一 元區塊之間的映射。實體記憶體之元區塊具有用於儲存一 邏輯群組之#個資料邏輯區段之#個實體區段。圖l〇A(i)顯 示來自一邏輯群組LG,.之資料，其中邏輯區段位呈連續邏 輯次序0、7、…、ΑΓ-2。圖i〇A(ii)顯示以相同邏輯次序儲 存於元區塊中之相同資料。當元區塊以此方式儲存時其稱 作「順序的」。一般而言，元區塊可具有以不同次序儲存 之資料’在此情形中元區塊稱作「非順序的」或「混亂 的」。 在一邏輯群組之最下部位址與其所映射至的元區塊之最 下部位址之間可存在一偏移。在此情形中，邏輯區段位址 環繞為在元區塊内自底部向後至邏輯群組之頂部的一迴 圈。舉例而言’在圖l〇A(iii)中，元區塊於其第一位置中 以邏輯區段k之資料開始儲存。當到達最後一個邏輯區段 時，其環繞至區段〇且最終於其最後一個實體區段中儲 存與邏輯區段k· 1相關聯之資料。在較佳實施例中，一頁 標籤用於識別任一偏移，諸如識別儲存於該元區塊之第一 貫體區#又中之貧料之開始邏輯區段位址。當兩個區塊不同 之處僅在於一頁標籤時’該兩個區塊將被視為以類似次序 儲存其等之邏輯區段。 圖10B示意性地圖解說明邏輯群組與元區塊之間的映 射。每一邏輯群組380映射至一唯一元區塊3 70，除其中資 料當前正被更新之小數目個邏輯群組之外。在已更新一邏 輯群組之後，便可將其映射至一不同元區塊。映射資訊維 148964.doc -25· 201113883 持在一邏輯對實體目錄隼 資訊。 ^ 稍後將更詳細地闡述該映射 附屬檔案系統 :章節呈現-附屬檔案系統針對使用雙記憶體 體系統之使用。為改良吋舻 隐 良效月b，控制器針對該等庫中之每— 者執行一後端執行緒且透過— ’ 等庫中之一者呈有用二介面與每一庫通信。該 單甲之者具有用於管理記憶體之主楷案 重要檔案之複本係儲存於一附屬樓案系統中之其他庫中、Γ 系統藉由給兩個執行緒提供對在正常系統操 之檔案之複本之存取而不使該等執行绪需要僅依賴 夕、檔案系统來改良效能。此等庫中之每一者可由一個或 :個晶片組成或可係可於一單個晶片上獨立操作之若干個 +自主陣列；但不過此處係針對兩個記憶體庫以及用於控 制益之後端的對應數目個庫端執行緒所論述。下文論述亦 將在如下上下文中給出：使用一 NAND型記憶體陣列架構 之-記憶卡’但易於擴展至若干種架構及非卡式使用，諸 如嵌入式系統、SSD等等。 儘s以下_述可基於各種實例性實施例以提供具體實 ，，但此處之技術及結構可通常確切地應用於具有—控制 器及可獨立操作之多個庫之記憶體系統，#中該等庫包括 可用來儲存控制器可用來管理記憶體系統之系統資料的某 一量之非揮發性記憶體，無論係快閃記憶體還是其他種類 己隐體。除上文所引用的已提及記憶體系統外，此等記 憶體系統還可包括以下編號的美國專利、專利申請案及申 148964.doc •26- 201113883 請案中所呈現之各種記憶體系統：7,480,766;118-2005-0154819-A1 ； US-2007-006 1581-A 1 ； US-2007-0061597-Al ； US-2007-01 13030-A1 ； US-2008-0155178-A1 ； US-2008-0155228-A1 ； US-2008-0155176-A1 ； US-2008-0155177-Al ； US-2008-0155227-A1 ； US-2008-0155175-A1 ； 12/348,819 ； 12/348,825 ; 12/348,891 ; 12/348,895 ; 12/348,899 及 61/ 142,620 ° 圖11係圖解說明採用一附屬檔案系統之一實例性兩庫實 施例之相關元件中之某些相關元件的一方塊圖。一主機 401係連接至§己憶體系統4〇3，在此實例中記憶體系統4〇3 具有控制器電路41 1及§己憶體庫BANK 0 42 1 - 〇及BANK 1 421-1。控制器透過主機介面413與主機通信且透過一對應 介面BANK INT 421通信至該等庫中之每一者。在韌體控 制中，控制器411針對每一庫執行一前端部分415及一後端 執行緒417。在實例性實施例中，存在一單個主機介面413 且因此傳送資料之電路亦係單個。前端執行緒413中之邏 輯連同後端動體執行緒_·〇、.！）_起在控制器電路 中運行且為後端議行緒指派工作。該前端可個別地指 派任務給-單個庫’或在該等庫之間分解任務，諸如(舉 例而言m於-大寫人命令，可將資料之部分寫入於一個 庫中而將剩餘部分寫人於其他庫中以透過並行性增加寫入 效能。儘管未明確地顯示’但在圖"中，控制器通常將且 有用於資料傳送之一個大的連續緩衝器，其接著經邏輯； 離而用於不同之庫。當傳送資料時，則將意欲用於_特定 148964.doc •27· 201113883 庫之資料傳送至其經邏輯 採用實體上不同之緩衝器之級❹中。替代實施例可 /量記憶體系統已針對記憶體電路使用多個庫以增加並 仃性且因此增加效能。此可藉由包括多個庫介面而進一步 改良且藉由包括每一庫之後端執行緒而再進一步改良，如 圖11中所顯示之兩者。如圖u所示，此藉由給庫提供樓案 系統之一複本而擴展’其中主樓案系統係保持於一個庫 (此處視為議KG 421，且㈣複本係保持於其他庫 中，糟此允許每一庫後端執行緒（417-0、417])在常規記 憶體操作期間獨立地存取其自己的複本(分別於I。、 421-1中(應注意’儘管圖u係指韌體控制，但將理解各 種功能可實施於硬體'軟體、勤體或此等之各種組合中， 如此項技術中所熟知。） 通常，先前配置將僅維持檔案系統之一單個複本(或單 個作用複本)。假定此針對—雙庫架構之情形且含有且有 對應軟體控制之兩個硬體庫，該軟體控制便可在很大程度 上並行執行。若僅儲存所有檔案系統資訊之-單個複本將 儲存於-個庫（例如Bank0)上，則僅可（直接）存取此 貧机。該槽案系統將儲存諸如組態資訊、勒體微碼及覆蓋 碼之項目。系統中之各種模組存取槽案系統以操取其需要 之資訊。除覆蓋碼及連結表資訊（如上所闡述，其儲存實 體連、資„fL )之外’在卡啟動/開啟電源/重設時間期間讀取 儲存於檔案系統中之所有資訊…匕時間期間，僅庫〇執 行緒417-0係處於作用中且因此兩個區塊執行緒之間不存 148964.doc -28- 201113883 在競爭、效能降級或死鎖等問題；然而，在卡操作之後續 正常進程期間，覆蓋及連結資訊需要由所有庫基於其等之 個別需要而存取。 啟動之後’一旦所有庫皆正在運行，不具有檔案系統資 訊之任一庫將需要中斷Bank 0並請求Bank 〇以提取所需之 資訊。此配置給系統造成數種風險。此等風險中之第一風 險係自樓案系統找尋之資訊係一連續過程而並非係一次性 請求.。定期中斷Bank 〇將損害系統效能。其他風險係其中 由兩個（或更一般而言，所有）庫同時執行某些或所有主機 請求之-系統之結果。儘管可在庫之間分解任務，但庫係 内部獨立的且等待完成任務。Bank Q可等待!以在變 為自由之前完成其任務；但Bank i可能需要存取楷案系統 資訊且因此中斷並請求細“。此係—死鎖情況，因為

Bank 0將因其等待Bank }完成主機操作而不能處理該 求。 因此’對於其動體使用m统來儲存非揮發性控制 資μ記μ系統而言且當使用多個通道（或庫）來存取該 勃體時’此檔案系統之一單個複本變為一存取瓶頸一附 屬檔案系統之引人提供-種藉由形成由辅助庫所需之㈣ 系統之關鍵部分之一唯讀複本來解決此問題的方式。儘管 此增加需要為控制資料留出之非揮發性記憶體之量，隨之 ㈣喊少可心使用者資料之量’但假設此等系統之容 重备則及連續增加’此對於所得效能改良將係—更能接 的代價。 I48964.doc •29- 201113883 因此，本文所呈現之—主要態樣係在一雙庫或多庫系統 中之輔助或其他額外庫上形成及儲存某些資料之唯讀複 本。附屬檔案系統係主檔案系統之一子集。在實例性實施 例中，附屬檔案系統含有標準、後啟動操作之進程中所需 之所有檔案且僅主系統具有僅在卡啟動/開啟電源/重設時 間期間使用之檔案之複本，因為最初僅__個庫在此等時間 正在麵作。當執行緒請求檔案時，檔案系統模組可基於庫 路由此等呼叫。 返回至圖11維持附屬檔案系統藉由在正常卡操作期間 :十對所有庫引入該等庫所需之檔案之複本來解決此等問 題。因此，除啟動區塊及使用者或主機資料之外，babk 1 421-1還&括附屬㈣纟統。除啟龍塊及使帛者資料之 外BANK 0 42 1-0還具有主擋案系統。某些重要 本可健存於其他庫中之-特定㈣中且彼等複本之位置資复 讯係儲存於主㈣系統中。為改良系統可靠性，每一庫通 常將維持主標案系統或附屬（如適宜）檔案系統之-備份複 本。接著每—後端執行緒417韻4i7i針對使用其槽案系 統之各別複本之對應庫來執行其功_取/操作、控制操 作、各種後臺及低階操作等等，如先前章節及各種引用參 考中所論述）。 ^ 在一較佳實施例中，在低階卡格式化期間，在不含有檔 案^統之主複本之庫或若干個庫中形成—特定附屬稽案系 統區域。—寫人至域案线，即識別所需之㈣並將其 複製至附屬檔案系統中。在進行複製時，附屬檔案之位置 148964.doc @ -30· 201113883 資訊係儲存於主檔案系統目錄中。此檔案系統目錄係在卡 啟動/開啟電源/重設時間期間讀取且可由任一庫存取。 當庫1執行緒417-1請求檔案系統資訊（其含於特定檔案 中之一者中）時，檔案系統模組可辨識該請求且自儲存於 BANK 1 421-1中之附屬檔案系統中之檔案複本提取資訊。 此不中斷BANk 0 421-0，其甚至不知曉此一請求。 與主檔案系統相同，附屬檔案系統較佳地含有其所含之 所有樓案之兩個複本以提供容錯。由於儲存於附屬檔案系 統中之貧訊係固定的且不隨卡之壽命而改變，因此附屬檔 案系統不允許對其所含之檔案之任何更新。 圖12繪示根冑實例性實施例之Bank 0中之主稽案系統及

Bank i中之附屬檔案系統之元件。該兩個庫將具有一啟動 區塊以及使用者資㈣域及各種其他控制資料，諸如先前 章節或引用參考中所論述。主檔案系統及附屬檔案系統兩 者皆具有在常規操作期間所需之檔案之複本，諸如連結表 樓案及各種覆蓋檔I由於Bank G係在啟動過程期間初始 處於作用中的庫’因此主檔案系統含有韌體檔案、覆蓋檔 案、快閃RISC碼檔案(控制器藉此與記憶體庫互動）、控制 RISC碼棺案（此係用於與主機介接以傳送資料之控制器卜 連結表檔案（詳細說明記憶體中之元區塊的邏輯連結情況） 及各種組態檔案。 在此配置下，控制器接荽At执 接者此夠獨立且同時執行複數個後 端動體執行緒（軟體執行緒），該等執行緒巾之每—者負責 s理（執π /4取操作等等）其所指派給的記憶體庫上發生的 148964.doc • 31 - 201113883 事It在實例性實施例中，每—後劾體執行緒透過一專 用快_控制器(另—控制器電路，每一個庫有一個控 制益電路）發佈指令至其記憶體庫。 關於覆蓋，在啟動期間，_碼载入於控制器電路之 讀區域中。由於此RAM通常在大小上相對受限制，因 此系統通常以具有不可完全含納於此ram區域中之碼而結 束。為解決此問題，通常將該碼分成兩個部分：主碼，其 需要總存在於RAM中；及覆蓋碼，其可按需要載入及載出 RAM。主碼係儲存於稱作㈣㈣之—播案中且覆蓋碼係 儲存於覆蓋㈣I主碼由於其總在RAM中之可用性而僅 在啟動期間載入一次；然而，覆蓋碼之各區段可係韌體執 行緒中之任—者在卡之正常執行期間所需要的且載入此碼 之要求係、執行緒特有的，因此較佳地儲存覆蓋檔案於兩個 庫中。 出於圖解說明及闡述之目的，前文已對本發明進行了詳 細說明。本文不意欲具有排他性或將本發明限制於所揭示 之精確形式。根據上文之教示也可作出諸多種修改及改 變。所闡述之實施例之選擇旨在最佳地解釋本發明之原理 及其實務應用，藉此以使熟習此項技術者能以適合於所涵 蓋之特定使用之各種實施例形式及使用各種修改來最佳地 利用本發明。本發明之範疇意欲由隨附申請專利範圍來界 定。 【圖式簡單說明】 圖1示意性地圖解說明適合於實施本發明之一記憶體系 148964.doc

-32· 201113883 統之主硬體組件； 圖2示意性地圖解說明一非揮發性記憶體胞； 圖3圖解說明針對浮動閘極可在任一個時刻選擇性地儲 存之四個不同電荷〇1至（54之源極_汲極電流1〇與控制閘極 電壓VCG之間的關係； 圖4A示意性地圖解說明組織成一 NAND串之一串記憶體 胞； " 圖4B圖解說明由諸如圖4A中所示之nand串50構成之一 NAND記憶體胞陣列21 〇之一實例； 圖5圖解說明並行感測或程式化之組織為（舉例而 言）NAND組態之一記憶體胞頁； 圖6(0)至圖6(2)圖解說明程式化一 4狀態記憶體胞群體之 一實例； 圖7A至圖7E圖解說明用一給定2位元碼編碼之4狀態記 憶體之程式化及讀取； 圖8圖解說明由一記憶體管理器管理之記憶體，其中該 記憶體官理器係駐存於控制器中之一軟體組件； 圖9圖解說明後端系統之軟體模組； 圖1〇Α(ι)至圖i〇A(iu)示意性地圖解說明一邏輯群組與— 疋區塊之間的映射。圖10B示意性地圖解說明邏輯群組與 元區塊之間的映射； 圖11係使用一附屬檔案系統之一多庫記憶體系統之一實 例之一方塊圖；及 圖12提供儲存於圖u之實施例中之主及附屬槽案系統中 148964.doc •33- 201113883 之元件之某一細節。 【主要元件符號說明】 10 記憶體胞 14 源極 16 汲極 20 電荷儲存胞 30 控制閘極 32 控制閘極 34 源極線 36 位元線 42 字線 44 選擇線 50 NAND 串 54 源極端子 56 汲極端子 60 頁 80 主機 90 記憶體糸統 100 控制器 120 處理器 121 可選共處理器 122 唯讀記憶體 124 可選可程式化非揮發性記憶體 130 隨機存取記憶體 148964.doc -34- @ 201113883 200 快閃記憶體 210 記憶體陣列 212 感測放大Is 214 鎖存器 300 主機管理器 310 前端系統 312 主機介面 320 後端系統 330 媒體管理層 340 資料流與定序層 342 命令定序器 344 低階定序器 346 快閃控制層 370 元區塊 380 邏輯群組 401 主機 411 控制器 413 前端執行緒 415 前端 417-1 後端韌體執行緒 417-0 後端韌體執行緒 421-1 記憶體庫 421-0 記憶體庫 SI 選擇電晶體 S2 選擇電晶體 148964.doc -35-

Claims (1)

1. 201113883 七、申請專利範圍： r —種非揮發性記憶體系統，其包含： 一非揮發性記憶體電 庫，該等庫t之每—者m_：/、有硬數個可獨立操作 陣列以儲存使用者資料二:：或多個非揮發性記憶體 ，貝科及系統資料；及 一控制器電路，其用w，田# 之儲存，其包.括：、"該記憶體電路上之使用者 後目介面，每一庫介面連接該等庫中之一各別 庫以在該控制器與對應庫之間傳送資料； J 處理電路’其用以執行複數個執行緒，每一執行緒 獨立且同時管理該等庫中之一對應庫， 、’ 其中該等庫中之一第—廑: 管m _ 帛4料包括該對應執行緒藉此 第一庫之—槽案系統之系統資料且該等其他庫中 之"儲存包括該對應執行緒藉此管理該庫之該檔案 糸統之一部分之一複本的系統資料。 2. 如請求们之非揮發性記憶體系統，其中該處理電路包 括專用控制器以使每一執行緒藉由透過該各別庫介面 發佈指令至該對應庫來管理該對應庫。 3. 如請求们之非揮發性記憶體系統，其中該檔案系統之 一部分之該等複本係唯讀複本。 4.如請求項！之非揮發性記憶體系統，其中該等非揮發性 =憶體陣列由若干個實體抹除區塊形成且其中該控制器 管理使用邏輯上連結成複合結構之多個區塊之結構之記 憶體，其中該檔案系統及該檔案系統之該部分兩者包括 148964.doc 201113883 5. 6. 8. 9. 藉此形成該等複合結構的連結資訊。 如請求項1之非揮發性 該槽案系統之該部分兩者：括用統’其中該槽案系統及 個或多個覆蓋檔案。 於控制該等對應庫之〜 如請求項1之非揮發性 括/ “ 糸統’其中該檔案系统包 括在一啟動過程期間使用 乙 括的資訊。 4案糸統之該部分中不包 如請求項6之非揮發性記憶體系統，其中在一啟 ::使用之該檔案系統之該部分中不包括的該： 韌體檔案。 匕括 如請求項7之非揮發性記憶體系統其中在—啟動過程 』1使用之„亥檔案系統之該部分中不包括的該資訊進一 步包括用於由該等執行緒管理該等庫及用於介接至該記 隐體系統所附接至之一主機的碼檔案。 如睛求項1之非揮發性記憶體系統，其中該控制器進— 步包括一主機介面以在該記憶體系統與該非揮發性記憶 體系統所連接至之一主機之間傳送資料，且其中該處理 電路進一步執行管理該控制器與該主機之間之互動的— 前端執行緒。 10·如請求項9之非揮發性記憶體系統，其中該前端執行緒 為管理該等庫之該複數個執行緒指派任務。 11 ·如請求項1之非揮發性記憶體系統，其中該等庫之該第 一庫儲存該檔案系統之多個複本且該等其他庫中之每一 者儲存該檔案系統之該部分之多個複本。 148964.doc 201113883 12、種刼作_非揮發性記憶體系統之方法，該記憶體系統 ^ 〃、有複數個可獨立操作庫之一非揮發性記憶體電路 、管理忒屺憶體電路上之使用者之儲存之一控 電路，該方法包含： 益 在非揮發性記憶體中儲存包括一樓案系統之系統資料 於該等庫中之—第一庫上； f非揮發性記憶體中儲存包括該檔案系統之—部分之 一複本之系統資料於該等庫中之一第二庫上； 在。玄控制β上執行一第一執行緒以根據該播案系統管 理該第一庫；及 ”執仃及第-執行緒同時地，在該控制器上執行 執行緒以根據與儲存於該第一庫中之該標案系統無關 的s玄檔案系統之該複本管理該第二庫。 13· 士吻求項12之方法’其中該第—執行緒及該第二執行緒 中之每-者係在-各別專用控制器上執行且透過一對應 庫介面分別與該第一庫及該第二庫通信。 14.如請求項12之方法，其中該檔案系統：一部分之該複本 係一唯讀複本。 1 5.如睛求項12之方法，其中該蓉非括饮 茨寺非揮發性記憶體陣列係由 若干個實體抹除區塊形成且立φ兮恤 „ # ，、甲5亥控制器管理使用邏輯 上連結成複合結構之多個區塊之姓拔 龙之結構之記憶體，其中該 檔案系統及該檔案系統之該部公$ 土 &』^ / °丨刀兩者包括藉此形成該等 複合結構的連結資訊。 16.如請求項12之方法， 其中該槽案系統及該檔案系統之該 I48964.doc 201113883 部分兩者包括用於控制該等對應庫之—個或多個覆蓋檔 案。 17.如請求項12之方法，其進一步包含： 在忒控制器上執行該第二執行緒之前，執行由該第一 執仃緒使用儲存於該第一庫上之該檔案系統中之該檔案 系統之該部分中不包括的資訊執行之一啟動過程。 18·如請求項17之方法’其中在該啟動過程期間使用之該檔 案系統之該部分中不包括的該資訊包括韌體檔案。 如明求項1 7之方法’其中在—啟動過程期間使用之該棺 案系統之4 分中不包括的該資訊進—步包括用於由該 等執仃緒f理該等庫及用於介接至該記憶n统所附接 至之一主機的碼檔案。 20.如清求項12之方法，其中該控制器進一步包括一主機介 面以在該記憶體系統與該非揮發性記憶體系統所連接至 之一主機之間傳送資料，該方法進一步包含： 在該控制器上執行管理該控制器與該主機之間之互動 的一前端執行緒。 21·如凊求項2〇之方法，其中該前端執行緒為管理該等庫之 複數個執行緒指派任務。 148964.doc