SU961103A1 - Apparatus for computing digital filter coefficients - Google Patents
Apparatus for computing digital filter coefficients Download PDFInfo
- Publication number
- SU961103A1 SU961103A1 SU802938095A SU2938095A SU961103A1 SU 961103 A1 SU961103 A1 SU 961103A1 SU 802938095 A SU802938095 A SU 802938095A SU 2938095 A SU2938095 A SU 2938095A SU 961103 A1 SU961103 A1 SU 961103A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- subtractor
- adder
- trigger
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относится к вычислительной технике и может быть использовано для вычисления коэффициентов ^цифрового фильтра, основанного на использовании алгоритма быстрого преобразования Фурье, при цифровой Обра- 5 ботке сигналов.The invention relates to computer engineering and can be used to compute the coefficients ^ digital filter based on the use of fast Fourier transform algorithm, when the digital signals formed Botko 5.
Известно устройство, содержащее блок памяти коэффициентов фильтра и управляемый квантующий генератор, 10 в котором форма частотной характеристики изменяется переключением наборов коэффициентов фильтра, заранее записанных в блок памяти коэффициентов, а положение частотной характерис-;5 тики фильтра на частотной оси задается изменением частоты управляемого квантующего генератора [1 ].A device is known that contains a filter coefficient memory block and a controlled quantizing generator, 10 in which the shape of the frequency response is changed by switching sets of filter coefficients previously stored in the coefficient memory block, and the position of the frequency characteristic is; 5 tics of the filter on the frequency axis is set by changing the frequency of the controlled quantizing generator [1].
Недостаток этого фильтра - низкая точность получения заданной частот- 20 ной характеристики из-за ограниченного количества наборов коэффициентов, записанных в блоке памяти коэффициентов Фильтра.The disadvantage of this filter is the low accuracy of obtaining a given frequency response-20 due to the limited number of sets of coefficients recorded in the filter coefficient memory block.
Наиболее близким к предложенному является цифровой фильтр радиолокационной системы со сжатием импульсов, содержащий блок памяти импульсной характеристики (излучаемого сигнала), блок преобразования Фурье, блок умножения и блок памяти коэффициентов. В этом устройстве коэффициенты вычисляются в самом фильтре по заданной импульсной характеристике. Это увеличивает скорость изменения частотной характеристики фильтра [2 ].Closest to the proposed one is a digital filter of a radar system with pulse compression, containing a memory block of the impulse response (emitted signal), a Fourier transform block, a multiplication block, and a coefficient memory block. In this device, the coefficients are calculated in the filter itself for a given impulse response. This increases the rate of change of the frequency response of the filter [2].
Однако и в этом фильтре коэффициенты вычисляются с помощью преобразования Фурье, для вычисления которого необходимо выполнить большое количество арифметических операций, а поэтому затратить большое время.However, in this filter, the coefficients are calculated using the Fourier transform, for the calculation of which it is necessary to perform a large number of arithmetic operations, and therefore spend a lot of time.
Кроме того, чаще бывает задана не импульсная характеристика фильтра, а его частотная характеристика.In addition, more often it is not the impulse response of the filter that is set, but its frequency response.
Цель изобретения - упрощение и повышение быстродействия устройства.The purpose of the invention is to simplify and improve the performance of the device.
Для достижения этой цели в устройство, содержащее два блока памяти и блок умножения, введены дополнительно первый и второй накапливающие сумматоры-вычитатели, блок постоянной па- 5 мяти, дешифратор, элемент И, сумматор-вычитатель, буферный регистр.,· первый и второй счетчик, первый и второй триггер, причем выход первого блока памяти соединен с входом первого накапливающего сумматора-вычитателя, выход которого' подключен к первому входу блока умножения, выход которого соединен с входом второго накапливающего сумматора-вычитателя, выход которого подключен к информационному Входу второго блока памяти, выход которого является выходом устройства, первый выход первого триггера подключен к управляющему входу суммато- 20 ра-вычитателя, первому входу элемента И, первому управляющему входу блока умножения и второго накапливающего сумматора-вычитателя и ко входу первого счетчика, выход которого со- 25 единен с первым информационным входом старших разрядов сумматора-вычитателя, входом старших разрядов адреса блока постоянной памяти, входом дешифратора, управляющим входом буфер- 30 ного регистра и входом второго триггера, выход которого подключен к первому и второму информационным входам младших разрядов сумматора-вычитателя , второму входу элемента И, входу младших разрядов адреса блока посто- 35 янной памяти, второму управляющему входу блока умножения, входу младших разрядов буферного регистра и вхо ду второго счетчика, выход которого соединен с вторым информационным входом старших разрядов сумматора-вычитателя и входом старших рязрядов буферного регистра, выход которого подключен к адресному входу второго блока памяти, вход записи которого подклю- 45 чен к первому выходу дешифратора, второй выход которого соединен со вторым управляющим входом второго накапливающего сумматора-вычитателя, выход блока постоянной памяти соедине^0 с вторым входом блока умножения, выход элемента И соединен с первым управляющим входом первого накапливающего сумматора-вычитателя, второй управляющий вход которого соединен со 55 вторым выходом первого триггера, вход которого является первым входом устройства, выход сумматора-вычитателя соединен с адресным входом второго блока памяти, информационный вход’ которого является вторым входом устройства.To achieve this goal, in the device containing two memory blocks and a multiplication block, the first and second accumulative adders-subtracters, a constant 5-memory block, a decoder, an And element, an adder-subtractor, a buffer register, and the first and second counter are additionally introduced. , the first and second trigger, and the output of the first memory block is connected to the input of the first accumulating adder-subtractor, the output of which is connected to the first input of the multiplication block, the output of which is connected to the input of the second accumulating adder-subtractor, the output is It is connected to the information input of the second memory block, the output of which is the output of the device, the first output of the first trigger is connected to the control input of the sum- 20 subtractor, the first input of the AND element, the first control input of the multiplication unit and the second accumulating adder-subtractor, and to the input of the first counter 25 the output of which co-one with the first information input of the high order bits of the adder-subtracter, an input MSBs permanent memory unit address, the decoder input, the control input of the buffer 30 n th register and the input of the second flip-flop, whose output is connected to first and second data inputs LSBs of the adder-subtractor, the second input of AND gate, entry block address LSBs posto- yannoy memory 35, second control input of the multiplication unit, the input buffer register LSBs and input of the second counter, the output of which is connected to the second information input of the upper bits of the adder-subtracter and the input of the higher bits of the buffer register, the output of which is connected to the address input of the second block memory record entry whose chen 45 connected to the first output of the decoder, a second output is connected to a second control input of the second accumulator-subtractor, the output permanent memory unit is connected with ^ 0 the second input of the multiplication unit, an output of AND connected to a first control input of the first accumulating adder-subtractor, the second control input of which is connected to the 55 second output of the first trigger, the input of which is the first input of the device, the output of the adder-subtractor is connected to the address input of the second about a memory block, the information input of which is the second input of the device.
На чертеже показана блок-схема устройства.The drawing shows a block diagram of a device.
Устройство содержит первый блок 1 памяти, первый накапливающий сумматор-вычитатель 2, блок 3 умножения, второй накапливающий сумматор 4, второй блок 5 памяти, блок 6 постоянной памяти, дешифратор 7, элемент И 8 и адресный блок 9, содержащий комбинационный сумматор-вычитатель 10, буферный регистр 11, первый триггер 12, первый счетчик 13, второй триггер 14 и второй счетчик 15.The device comprises a first memory unit 1, a first accumulating adder-subtracter 2, a multiplication unit 3, a second accumulating adder 4, a second memory unit 5, a permanent memory unit 6, a decoder 7, an AND 8 element and an address block 9 containing a combination adder-subtractor 10 , buffer register 11, first trigger 12, first counter 13, second trigger 14 and second counter 15.
Коэффициенты фильтра в предложенном устройстве,вычисляются без выполнения прямого и обратного преобразований Фурье по формулам:The filter coefficients in the proposed device are calculated without performing direct and inverse Fourier transforms according to the formulas:
_L · CO S(k+ η +ό] β(2η+Λ._L · CO S (k + η + ό] β ( 2 η + Λ.
где и коэффициенты фильтра соответственно с четным , и нечетным номером;where are the filter coefficients with an even and an odd number, respectively;
^4 - заданная частотная характеристика фильтра.содержащая 2L+1 отсчетов;^ 4 - given frequency response of the filter. Containing 2L + 1 samples;
L - константа, выбирается в зависимости от используемого сглаживающего окна;L is a constant, selected depending on the smoothing window used;
В,· - последовательность, вычисленная заранее и записанная в ПЗУ.In, · - a sequence calculated in advance and written in ROM.
К = 0,1,2,...,N-1.K = 0,1,2, ..., N-1.
Последовательность (Γί) можно получить следующим'образом:The sequence (Γί) can be obtained as follows:
= m( i) , если i '4- 0= m (i) if i '4 - 0
В = т(i если i = 0 где m(i) -последовательность, полученная преобразованием Фурье от сглаживающего окна, дополненного до двойной длины нулевыми отсчетами сглаживающего окнаB = m (i if i = 0 where m (i) is the sequence obtained by the Fourier transform from the smoothing window, supplemented to double length by zero samples of the smoothing window
1=0,1,2,...,2L+11 = 0,1,2, ..., 2L + 1
Отсчеты ?(2п) - действительные числа, а Е(2п 1) - мнимые.Counts? (2n) are real numbers, and E (2n 1) are imaginary.
Устройство работает следующим образом.The device operates as follows.
Предварительно в блок 1 памяти по.Preliminarily in block 1 memory by.
второму входу устройства записывают заданную частотную характеристикуthe second input of the device record the specified frequency response
9611 фильтра. Первый триггер 12 и первый счетчик 1.3 устанавливают в нулевое состояние. Во второй триггер 14 записывается младший разряд номера вычисляемого коэффициента, во второй счет- 5 чик 15 - число К, представляющее собой старшие разряды номера вычисляемого коэффициента.9611 filters. The first trigger 12 and the first counter 1.3 are set to zero. In the second trigger 14, the least significant bit of the number of the calculated coefficient is recorded, in the second counter, 5 chips 15 is the number K, which is the highest bits of the number of the calculated coefficient.
После этого на счетный вход первого счетного триггера 12, являющийся 10 первым входом устройства, подается сигнал с выхода опорного генератора импульсов. На выходах триггера 12 формируются тактовые импульсы (ТИ) такие, что длительность импульса равна 15 длительности интервала между импульсами. По заднему фронту тактовых импульсов пересчитывают последовательно соединенные первый счетчик 13, второй счетный триггер 14 и второй 20 счетчик 15Число с выхода первого счетчика поступает на старшие разряды адресного входа блока 6. На младший разряд входа блока 6 поступает 1 или О с 25 выхода второго триггера 14, Таким образом, на вход блока 6 поступает адрес 2п при вычислении коэффициентов t четным индексом и 2п+1 при вычислении коэффициентов с нечетным индексом, зоAfter that, the signal from the output of the reference pulse generator is supplied to the counting input of the first counting trigger 12, which is 10 the first input of the device. At the outputs of the trigger 12, clock pulses (TIs) are formed such that the pulse duration is 15 times the duration of the interval between pulses. On the trailing edge of the clock pulses, the first counter 13, the second counting trigger 14, and the second 20 counter 15 are counted in series. The number from the output of the first counter goes to the upper bits of the address input of block 6. The least significant bit of the input of block 6 receives 1 or O from the 25th output of the second trigger 14 Thus, at the input of block 6, the address 2n is received when calculating the coefficients t with an even index and 2n + 1 when calculating the coefficients with an odd index,
В первой половине каждого такта работы устройства, т.е. в интервале между ТИ, комбинационный сумматорвычитатель 10 сигналом на управляющем входе включен в режим сложения, 35 На его выходе при вычислении коэффициентов с четным и нечетным индексом формируются числа соответственно 2(k+n) и 2(к+п+1). Во второй половине такта формируется число 2(k-n). На адресный вход первого блока 1 памяти при этом поступают числа k+n, k+n+1 и абсолютное значение разности k-n, так как младший и знаковый разряды сумматора-вычитателя 10 к входу блока 1 памяти не подключены.In the first half of each clock cycle of the device, i.e. in the interval between the TI, the combinational adder 10 by the signal at the control input is included in the addition mode, 35 At its output, when calculating the coefficients with an even and odd index, numbers 2 (k + n) and 2 (k + n + 1) are formed. In the second half of the measure, the number 2 (kn) is formed. At the same time, the numbers k + n, k + n + 1 and the absolute value of the difference kn are received at the address input of the first memory block 1, since the least significant and significant bits of the adder-subtractor 10 are not connected to the input of the memory block 1.
Отсчеты S(k*n). S(k+n+4) или S(x-n) заданной частотной характеристики фильтра с выхода первого блока 1 памяти поступают на информационный вход „50 накапливающегосумматора-вычитателя 2. При вычислении коэффициентов с четными индексами элемент И 8 закрыт сигналом с выхода второго триггера 14, поэтому на второй управляющий вход сумматора 2 поступает нулевой сигнал,SS а на его выходе к окончанию каждого ,ТИ формируется сумма S(k-n)-S(k+n+1). ;При вычислении коэффициентов с нечет03 6 ным индексом элемент И 8 открыт, на его выход и на второй управляющий вход сумматора-вычитателя 2 проходят инвертированные ТИ. Поэтому на выходе сумматора-вычитателя 2 формируется разность S(k-n)-S(к+п+1).Counts S (k * n). S (k + n + 4) or S (xn) of a given filter frequency response from the output of the first memory unit 1 is fed to the information input “50 of the accumulating adder-subtractor 2. When calculating the coefficients with even indices, the And 8 element is closed by the signal from the output of the second trigger 14 therefore, a zero signal is input to the second control input of adder 2, SS and at its output, at the end of each TI, the sum S (kn) -S (k + n + 1) is formed. ; When calculating coefficients with an odd03 6th index, the AND 8 element is open, inverted TIs pass to its output and to the second control input of the adder-subtractor 2. Therefore, at the output of the adder-subtractor 2, the difference S (kn) -S (k + n + 1) is formed.
С окончанием каждого ТИ по его заднему фронту сумма или разность 4 s (К + п) или S(-k-nj-S (t+n+4) поступает на первый информационный вход блока 3 умножения. В это же время на второй вход этого блока записывается число Р(2п) или Р(2п+1) из блока 6. Эти числа перемножаются в блоке 3 умножения и по следующему ТИ произведение S[(k-n)+ S(k+n)}J (2п) или (S ( k-n) +S(k+n-V/ 1 (2п+1) поступает на информационный вход накапливающего сумматора 4.With the end of each TI on its trailing edge, the sum or difference 4 s (K + n) or S (-k-nj-S (t + n + 4) goes to the first information input of the multiplication block 3. At the same time, to the second input of this block, the number P (2n) or P (2n + 1) from block 6. These numbers are multiplied in the multiplication block 3 and, according to the next TI, the product S [(kn) + S (k + n)} J (2n) or ( S (kn) + S (k + nV / 1 (2n + 1) is fed to the information input of the accumulating adder 4.
В накапливающем сумматоре 4 суммируются (к+1) произведений а выхода умножителя, затем по одиночному сигналу с первого выхода дешифратора 7 значение вычисленного коэффициента η^[5(Κ-η) + 5(Κ+η)Η^η) или [5(Κ-ηΓ^(Κ+η-4)]·^(2η+Ί) записывается во второй блок 5 памяти по адресу 2К или 2К+1, поступающему на его адресный вход с выхода буферного регистра 11.The accumulating adder 4 summarizes (k + 1) the products and the output of the multiplier, then, using a single signal from the first output of the decoder 7, the value of the calculated coefficient η ^ [ 5 (Κ-η) + 5 (Κ + η ) Η ^ η) or [ 5 (Κ-ηΓ ^ (Κ + η-4)] · ^ (2η + Ί) is written to the second memory block 5 at the address 2K or 2K + 1, which is supplied to its address input from the output of the buffer register 11.
Коэффициент пересчета первого счетчика 13 равен L, + 1, поэтому после вычисления очередного коэффициента фильтра сигналом с выхода этого счетчика увеличивается на единицу суммарное содержимое триггера 14 и счетчика 12 и начинается вычисление следующего коэффициента фильтра. Суммирование нового коэффициента в накапливающем сумматоре 4 начинается по единичному сигналу с второго выхода дешифратора 7.The conversion factor of the first counter 13 is L, + 1, therefore, after calculating the next filter coefficient by a signal from the output of this counter, the total content of the trigger 14 and counter 12 increases by one and the calculation of the next filter coefficient begins. The summation of the new coefficient in the accumulating adder 4 begins with a single signal from the second output of the decoder 7.
Время вычисления коэффициентов фильтра определяется количеством выполняемых в устройстве операций умножения. В известных устройствах для вычисления коэффициентов по заданной частотной характеристике необходимо выполнить 3Ν·1οθιΝ+2Ν операций умножения, а в предложенном -(L+1)‘N, что значительно меньше. Дополнительный выигрыш в быстродействии получается из-за того, что в предлагаемом устройстве можно не вычислять коэффициенты, о которых известно, что они заведомо равны нулю. Таких коэффициентов в низкочастотных фильтрах бывает до 1/2 их общего количества, а 5 в полосовых фильтрах - еще больше. В целом, в зависимости от вида требуемой частотной характеристики фильтра, увеличение быстродействия составляет от десятков до тысяч раз. Ю При этом одновременно упрощается конструкция устройства, так как отпадает необходимость в реализации БПФ.The calculation time of the filter coefficients is determined by the number of multiplication operations performed in the device. In known devices for calculating the coefficients for a given frequency response, it is necessary to perform 3Ν · 1οθιΝ + 2Ν multiplication operations, and in the proposed one (L + 1) ‘N, which is much less. An additional gain in speed is obtained due to the fact that in the proposed device it is possible not to calculate the coefficients, which are known to be knowingly equal to zero. Such coefficients in low-pass filters are up to 1/2 of their total number, and 5 in band-pass filters - even more. In general, depending on the type of the required frequency response of the filter, the increase in speed is from tens to thousands of times. При At the same time, the design of the device is simplified, since there is no need to implement FFT.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU802938095A SU961103A1 (en) | 1980-06-05 | 1980-06-05 | Apparatus for computing digital filter coefficients |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU802938095A SU961103A1 (en) | 1980-06-05 | 1980-06-05 | Apparatus for computing digital filter coefficients |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU961103A1 true SU961103A1 (en) | 1982-09-23 |
Family
ID=20901086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU802938095A SU961103A1 (en) | 1980-06-05 | 1980-06-05 | Apparatus for computing digital filter coefficients |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU961103A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8116239B2 (en) | 2007-03-02 | 2012-02-14 | Qualcomm Incorporated | Use of a filterbank in an adaptive on-channel repeater utilizing adaptive antenna arrays |
-
1980
- 1980-06-05 SU SU802938095A patent/SU961103A1/en active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8116239B2 (en) | 2007-03-02 | 2012-02-14 | Qualcomm Incorporated | Use of a filterbank in an adaptive on-channel repeater utilizing adaptive antenna arrays |
| US8121535B2 (en) | 2007-03-02 | 2012-02-21 | Qualcomm Incorporated | Configuration of a repeater |
| US8599906B2 (en) | 2007-03-02 | 2013-12-03 | Qualcomm Incorporated | Closed form calculation of temporal equalizer weights used in a repeater transmitter leakage cancellation system |
| US8619837B2 (en) | 2007-03-02 | 2013-12-31 | Qualcomm Incorporated | Use of adaptive antenna array in conjunction with an on-channel repeater to improve signal quality |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Sankarayya et al. | Algorithms for low power and high speed FIR filter realization using differential coefficients | |
| US4115867A (en) | Special-purpose digital computer for computing statistical characteristics of random processes | |
| JPS6336572B2 (en) | ||
| CN113778940B (en) | High-precision reconfigurable phase adjustment IP core based on FPGA | |
| SU961103A1 (en) | Apparatus for computing digital filter coefficients | |
| Schmidt et al. | A study of techniques for finding the zeros of linear phase FIR digital filters | |
| SE429080B (en) | DIGITAL FILTER DEVICE FOR OWN-SIZED QUANTIZED Pulse Code Modulated Signals | |
| EP0020710A1 (en) | Digital filters with control of limit cycles. | |
| JPH08204506A (en) | Interpolation circuit and interpolation system | |
| Seegal | The canonical signed digit code structure for FIR filters | |
| Lesnikov et al. | Estimation of structural complexity of IIR digital filters | |
| SU1012272A1 (en) | Device for computing sliding mean | |
| RU2057364C1 (en) | Programming digital filter | |
| SU1596347A1 (en) | Device for digital filtration | |
| SU758166A1 (en) | Digital filter | |
| SU898592A1 (en) | Digital filter | |
| Ahmed et al. | On digital filter implementation via microprocessors | |
| JPS59194242A (en) | Digital multiplying and cumulative adding device | |
| SU1129622A1 (en) | Interpolator | |
| SU942247A1 (en) | Digital non-recursive filter | |
| SU781808A1 (en) | Arithmetic device | |
| SU1029182A1 (en) | Spectrum analyzer | |
| SU813286A1 (en) | Device for spectrum analysis | |
| SU1716607A1 (en) | Digital filter with multilevel delta modulation | |
| SU807285A1 (en) | Function converter of pulse number into digital code |