SU943695A1 - Многоканальное устройство св зи дл вычислительной системы - Google Patents

Description

(5) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО СВЯЗИ ДЛЯ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

1

Изобретение относитс  к вычислительной технике и может быть использовано в однопроцессорных, мульти- процессорных и распределенных вычислительных системах кольцевой структуры .

Известно устройство св зи дл  вычислительной системы, содержащее блок синхронизации и группу каналов, каждый из которых включает буферный регистр, регистр адреса, приемный и передающий регистры, управл ющий регистр , распределитель импульсов, узел синхронизации, блок сравнени , узел коммутации управл ющих сигналов П .

Недостаток этого устройства состоит в низком быстродействии.

Наиболее близким к изобретению по технической сущности и достигаемому эффекту  вл етс  многоканальное устройство св зи, содержащееблок тактовых импульсов, а в каждом канале - первый и второй приемные,

первый и второй передающие регистры, первый и второй элементы ИЛИ, распределитель импульсов, узел коммутации управл ющих сигналов, блок сравнени , первый и второй буферные регистры, управл ющий регистр, узел синхронизации, регистр признака передачи , блок формировани  признака обмена и регистр адреса Г2,

to

Недостатком этого устройства  вл етс  низкое быстродействие, так как из-за отсутстви  предварительного анализа физического расположени  несмежных вычислительных модулей

15 друг относительно друга перекрестные обмены между несмежными модул ми } в худшем случаевыполн ютс  за чрем  цикла магистрали (произведение числа подключенных модулей за врем 

20 такта магистрали без времени такта магистрали.

Claims (3)

1. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  те что в многоканальное устройство св зи дл  вычислительной системы, содер жащее объединенные в кольцо каналы и генератор тактовых импульсов, а в каждом канале - два приемных реги ра, два передающих регистра, четыре группы элементов И, схему сравнени , блок управлени , регистр состо  ни , регистр адреса и три буферные регистра, причем выход первого приемного регистра канала соединен с ин формационными входами первого передающего регистра канала, первого буферного регистра канала, с первым информационным входом схемы сравнени канала, выход первого передающего регистра канала соединен с информационным входом первой группы элементов И канала, выход второго приемного регистра канала соединен с информационными входами второго передающего регистра канала, второго буферного регистра канала, со вторым информационным входом схемы сравнени  канала, выход второго передающего регистра канала соединен с информационным входом элементов И второй группы канала, выход регистра адреса канала соединен с третьим информационным входом схемы с|эавнени  канала и синформационным входом третьего буферного регистра канала, выход третьего буферного регистра ка нала соединен с информационными вход ми элементов И третьей и четвертой групп канала, с первого по п тый выходы разрешени  выдачи блока управ лени  канала соединены с управл ющими входами элементов И соответственно первой - четвертой групп канала и третьего буферного регистра канала , вход завершени  приема канала, запросный и установочный входы канал соединены соответственно со входом завершени  приема блока управлени  канала, с запросным входом блока управлени  канала и с первым установоч ным входом регистра состо ни  сигнала , первый выход разрешени  приема блока управлени  канала соединен с управл ющим входом первого буферного регистра канала и с первым управл ющим выходом канала, второй выход разрешени  приема блока управлени  канала соединен с управл ющим входом второго буферного регистра канала и со вторым управл ющим выходом канала, выход удовлетворени  5 запроса блока управлени  канала  вл етс  третьим управл ющим выходом канала, выход схемы сравнени  канала соединен с запускающим входом блока управлени  канала, признаковой вход и гас щий выход блока управлени  канала соединены соответственно с первым выходом и вторым установочным входом регистра состо ни  канала, синхронизирующие входы приемных, передающих регистров и регистров состо ни  каналов соединены с выходом генератор: тактовых импульсов, выход элементов И первой и четвертой групп канала соединен со входом первого приемного регистра последующего канала , вход второго приемного регистра канала соединен с выходами элементов И второй и третьей групп предыдущего канала, выходы первого и второго буферных регистров канала и вход третьего буферного регистра канала  вл ютс  соответственно первым, вторым информационными выходами канала и информационным входом канала, в каждый канал введены блок формировани  направлени  записи и регистр константы, причем первый - четвертый информационные и управл кзщий входы и. выход блока формировани  направлени  записи канала соединены соответственно с пр ка 1м и инверсным выходами регистра константы канала, с выходами регистра адреса канала и третьего буферного регистра канала со вторым выходом регистра состо ни  канала и со входом переключени  магистралей блока управлени  канала. Поставленна  цель достигаетс  также тем, что блок формировани  направлени  записи содержит два сумматора , шесть групп элементов И, группу элементов ИЛИ, четыре элемента И, три элемента задержки, причем управл ющий вход блока соединен с управл ющими входами элементов И первой и второй групп и со входом первого элемента задержки, выход которого соединен с первыми входами первого и второго элементов И и со входом второго элемента задержки , выход которого соединен с управл ющими входами элементов И третьей и четвертой групп и со входом третьего элемента задержки, выход которого соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены с выходом блока , первый и второй информационные онными входами элементов И соответственно п той и шестой групп, выходы которых через группу элементов ИЛИ соединены с информационным входом элементов И четвертой группы, выход которой и выход элементов И третьей группы соединены соответственно с первым и вторым входами первого сумматора, первый и второй выходы которого соединены со вторыми входами соответственно третьего и четвертого элементов И, третий и четвертый информационные входы блока соединены с информационными входами элементов И соответственно первой и второй групп, выходы которых соединены соответственно с первым и вторым входами второго сумматора , информационный и первый, второй управл ющие выходы которого сое динены соответственно с информационным входом элементов И, третьей группы и с вторыми входами первого и второго элементов И, выходы первого и второго элементов И соединен с управл ющими входами элементов И соответственно п той и шестой групп Поставленна  цель достигаетс  также тем, что блок управлени  канала содержит п ть D-триггеров, три элемента И и элемент задержки, причем запускающий вход блока соединен с первыми входами первого, второго и третьего элементов И, признаковый вход блока соединен со вторыми входами первого и.второго элементов И, запросный вход блока соединен со вторым входом третьего элемента И, выход которого  вл етс  выходом удовлетворени  запроса блока , и с D-входом первого D-триггера , выход которого  вл етс  п тым выходом разрешени  выдачи блока, вход завершени  приема блока, выход первого и второго элементов И блока  вл ютс  гас щим выходом блока, вых первого элемента И соединен с D-вхо дом второго О-триггера, выход кото рого  вл етс  вторым входом разреше ни  выдачи блока и вторым выходом разрешени  приема блока, выход вто рого элемента И соединен с О-входом третьего О-триггера, выход которого  вл етс  первым выходом разрешени  выдачи блока и первым выходом разрешени  приема блока, вход переключени  магистрали блока соединен с О-ходом четвертого 0-тригдом п того О-триггера, выходы п того и четвертого D-триггеров  вл ютс  соответственно третьим и четвертым выходами разрешени  выдачи блока. На фиг. 1 .представлена структурна  схема устройства; на фиг. 2 структурна  схема блока формировани  направлени  записи-, на фиг. 3 - вариант структурной схемы блока управлени  канала. Устройство св зи содержит (фиг. 1) генератор тактовых импульсов 1, а в каждом канале - первый приемный регистр 2, первый передающий регистр 3, первую k и вторую 5 группы элементов k, вторые передающий 6 и приемный 7 регистры, схему сравнени  8, блок управлени  9, третью 10 и четвертую 11 группы элементов И, регистр состо ни  12, блок 13 формировани  направлени  записи первый Т), второй 15 и третий 16 буферные регистры , регистр адреса 17, регистр константы 18, первый 19, второй 20, третий 21, четвертый 22 информационные входы, управл ющий вход 23 и выход блока формировани  направлени  записи, входы и выходы блока управлени : 25 третий выход разрешени  выдачи, 2б - четвертый выход разрешени  выдачи, 27 - п тый выход разрешени  выдачи, 28 - вход пере-, ключени  магистралей, 29 - вход завершени  приема, 30 - запросный вход, 31- выход удовлетворени  запроса, 32- второй выход разрешени  приема, 33- первый выход разрешени  приема, З - признаковый вход, 35 гас щий выход, 36 - запускающий вход, 37 второй выход разрешени  выдачи, 38 первый выход разрешени  выдачи; входы и выходы регистра состо ни ; 39 первый установочный вход, 40, Ц первый и второй выходы, i2 - синхронизирующий вход, второй установочный вход; входы и выходы канала; k - информационный вход, 45 вход завершени  приема, +6 - запросный вход, , +8 - первый и второй управл ющие выходы, 49 - третий управл ющий выход первый 50 и второй 51 информационные выходы, 52 - устачовочный вход. Позици ми 53, 5 обозначены каналы устройства позици ми 55, 56 - модули вычислительной системы. Блок формировани  направлени  записи сЪдержит (фиг. 2). первую 57 7 вторую 58, третью 59, четвертую 60, п тую 61, шестую 62 группы элементо И, сумматоры 63, 6, элементы задер 65-67, третий 68, четвертый 69 пер вый 70, второй 71 элементы И, групп 72 элементов ИЛИ. Остальные обозначени  аналогичны обозначени м фиг. Блок управлени  может быть выпол нен например в виде .(фиг. геров 73-77, элементов И 78-80, эле мента НЕ 81. Остальные обозначени  аналогичны обозначени м на фиг. 1. Генератор 1 тактовых импульсов предназначен дл  синхронизации работы устройства. Формат слова информации, пересылаемого между приемными и передающими регистрами, имеет следующие пол : -признак зан тости слова ин1формации (Зан то Свободно); адрес получател ; адрес отправител ; данные (собственно информаци , адрес  чейки пам ти). Перва  k, втора  5, треть  10 и четверта  11 гру пы элементов и канала содержат элементы с выходами на три состо ни , например ИС 155 ЛП8 , Когда на управл ющих входах групп 4, 5,10 и 11 элементов И низкий уровень напр жени ,на информационных выходах этих групп присутствует 14 формаци , поступающа  на их формационные входы (состо ни  О или 1). Когда на управл ющих входах групп Ц, 5, 10 и 11 элементов И высокий уровень напр жени , то на информаци онных выходах этих групп высокоимпеданское состо ние (третье состо ние ) независимо от состо ни  на их информационных входах Это позвол ет объединить эти группы элемен тов и по информационным выходам и подключать к общей линии св зи, пра тически не оказыва  вли ни  на прохождение информации по линии св зи. Схема сравнени  8 содержит два элемента НЕ и два узла поразр дного сложени  по модулю 2 и предназначена дл  сравнени  адресов получателе поступающих на первые и вторые информационные входы с адресами, соде жащимис  в регистре 17 адреса. Регистры состо ни  содержат элементы занесени , сброса, первые, вторые и третьи триггеры, указывающие состо ние (Зан то Свободно первых, вторых и третьих буферных р гистров Ut и 15 и 16 соответственно Блок 13 .предназначен дл  формировани  признака направлени  записи , т.е. записи в первую или вторую магистраль при передаче слов информации (режим Запись) из модулей вь(числительной системы. Формирование осуществл етс  на основании анализа результата выполнени  арифметических операций над следующими слагаемыми: адресами отправител , адресами получател  и константы. Передача слов информации в первой магистрали осуществл етс  слева направо (первый приемный регистр 2, первый передающий регистр 3, перва  группа 4 элементов И, а во второй магистрали - справа налево (второй приемный регистр 7, второй передающий регистр 6 втора  группа 5 элементов и). Сумматор 63 представл ет собой сумматор комбинационного типа, содержит набор элементов И, ИЛИ, НЕ и предназначен дл  сложени  по модулю 2 обратного кода адреса отправител  (со знаковым разр дом ) с адресом получател  (со знаковым разр дом). Сумматор 6k структурно аналогичен сумматору 63 и предназначен дл  сложени  по модулю 2 суммы, полученнай в сумматоре 63 с или обратным кодом (со знаковым разр дом ) константы, поступающей из регистра константы 18, Первые и вторые буферные регистры 14 и 15 (фиг, 1) содержат триггеры, узлы занесени  и выдачи информации и предназначены дл  приема слов информации соответственно из первой и второй магистралей (из первого и второго приемных регистров 2 и 7 соо ветственно), их хранени  и переда чи в модули вычислительной системы. Третьи буферные регистры 16 содержат триггеры, узлы занесени  и выдачи информации и предназначены дл  приема информации (адреса получател , данные) из модулей вычислительной системы, адресов отправителей из регистров 17 адреса и передачи сформированных слов информации в первую или вторую магистрали через четвертую 11 или третью 10 группы элементов И. Регистры 17 адреса, предназначенные дл  хранени  адресов отправителей, содержат триггеры, узлы сброса и занесени  информации с пульта управлени  (на чертеже не показан). Адреса отправителей хран тс  в регистре 17 адреса в пр мом коде. Знаковый разр д регистров 17 адреса равен нулю. Единичные выходы регистров 17 адреса (без знакового разр да) подключены к первым информационным входам третьих буферных регистров 16 и тре тьим информационным входам схем сра нени  8, а нулевые выходы регистров 17 адреса (адреса отправителей со знаковым разр дом в обратном коде) подключены ко вторым информационным входам блоков 13. Регистр 18 константы содержит триггеры, узлы сбро са и занесени  информации с пульта управлени  (на чертеже не показан) и предназначен дл  хранени  констан ты, равной М/2 в двоичном представлении в пр мом коде, где М - количество модулей вычислительной системы . Знаковый разр д регистра 18 константы равен нулю. Единичные и нулевые выходы регистра 18 константы (пр мой и обратный коды константы со знаковым разр дом) подключены соответственно ко второму и первому информационным входам блока 13. В качестве модулей 55 и 5б вычислительной системы могут использоватьс процессоры, блоки пам ти и т,п. Работу устройства св зи дл  вычислительной систекы будем рассматривать на примере работы некоторого К-го канала устройства совместно с генератором 1 тактовых импульсов. По пуску устройства генератор 1 тактовых импульсов начинает вырабатывать тактовые импульсы, под управ лением которых в устройстве начинают циркулировать свободные слова информации. По каждому тактовому им пульсу происходит передача слов информации между соседними каналами устройства По переднему фронту тактового импульса информаци  с информационных выходов первой группы k элементов И канала К+1 (либо четвертой группы 11 элементов И канала К+1 и информационных выходов второй группы 5 элементов И канала К-1 (ли бо третьей группы 10 элементов И ка ла К-1 переписываетс  соответственн в первый приемный регистр 2 канала К и второй приемный регистр 7 канала К. По заднему фронту тактового импульса информаци  из первого приемного регистра 2 канала К и второго приемного регистра 7 канала К , переписываетс  соответственно впервый передающий регистр 3 канала К и во второй передающий регистр 6 канала К. Каждый К-ый канал обмена мо- . жет работать в двух режимах: Чтение ; Запись Режим .Чтение предназначен дл  приема информации,адресованной К-ому модулю (К-ому каналу) и передачи ее в К-ый модуль вычислительной системы . По переднему фронту тактово- го импульса информаци  из (К+1)-ого канала и (K-l)-oro канала записываетс  соответственно в первый и второй приемные регистры 2 канала К Vi 7канала К. По заднему фронту тактового импульса информаци .из первого и второго приемных регистров 2 канала К и 7 канала К переписываетс  соответственно в первый и второй передающие регистры 3 канала К и 6 канала К. По приему информации в первый и второй приемные регистры 2 канала К и 7 канала К схема сравнени  8 канала К анализирует пол  адреса получател  в прин тых словах информации на равенство адресу К-ого модул  вычислительной систеи , хран щемус  в регистре 17 канала К, и пол  зан тости слова информации. В результате анализа схема сравнени  8канала К выдает сигналы: Свободно 1, Свободно 2, 1, Равно 2. В режиме Чтени  используютс  два последних сигнала Сигнал Равно 1 означает, что в первом приемном регистре 2 канала К записана информаци , адресованна  данному модулю К вычислительной системы. Сигнал Равно 2 означает, что во втором приемном регистре 7 канала К записана информаци , адресованна  данному модулю К вычислительной системы. По сигналу Равно 1 и состо нию Свободно первого триггера регистра , состо нию Свободно первого триггера регистра состо ни  12 канала К блок управлени  9 канала К вырабатывает сигналы, поступающие в регистр состо ни  канэла , первую группу (элементов И канала К, первый буферный регистр 1 канала К, и сигнал Прин ть 1, поступающий на выход на канала К. По сигналу из блока управлени  9 канала К в первый регистр 1 канала К записываетс  информаци  (адрес отправител , данные ) из первого приемного регистра 2 канала К. По высокому уровню напр жени  сигнала из блока 9 управлени  канала К первай пэуппа k элемен9 тов И канала К переходит в высокоимпедансное состо ние, которое обеспечивает запись нулевбго слова информации в следующем дакте в первый приемный регистр 2 канала (К-1) (при отсутствии режима Запись). В следующем такте по переднему фронту так тового импульса и сигналу из блока управлени  9 канала К первый триггер регистра состо ни  12 канала К пере.ходит в состо ние Зан то По сигналу Прин ть 1 модуль К вычислительной системы переписывает на свои регистры информацию из первого буферного регистра k канала К и выдает сигнал Прин то 1 на вход kS канала К. По заднему фронту тактового импульса и сигнала Прин то 1 первы триггер регистра состо ни  12 канала К переходит в состо ние Свободно По сигналу Равно 2 и состо нию Свободно второго триггера регистра состо ни  12 канала К блок управлени  9 канала К вырабатывает сигналы , поступающие в регистр состо ни  12 канала К, вторую группу 5 элементов И канала К, буферный регистр 15 канала К, и сигнал Прин ть 2, поступающий на выход М8 канала К. По сигналу из блока управлени  9 канала К во второй буферный рег|1стр 15 канала К записываетс  информаци  (адрес отправител , данные) из второго приемного регистра 7 канала,К, По высокому уровню напр жени  сигнала из блока 9 управлени  канала К втора  группа 5 элементов И канала , К переходит в высокоимпедансно состо ние, которое обеспечивает запись нулевого слова информации в следующем такте во второй приемный регистр 7 канала (К+1) (при отсутствии режима Запись). В следующем такте по переднему фронту тактового импульса и сигналу из блока управлени  9 канала К второй триггер сое то ни  регистра 12 канала К переходи в состо ние Зан то. По сигналу Прин ть 2 модуль К вычислительной системы переписывает на свои регистры информацию из второго буферного регистра 15 канала К и выдает на вхо 15 канала К сигнал Прин то 2. По заднему фронту тактового импульса и сигналу Прин то 2 второй триггер регистра состо ни  12 канала К переходит в состо ние Свободно. Описанные выше действи  по сигналам Равно 1 и Равно 2 могут произ12 водитьс  одновременно. В отсутствии i сигналов Равно 1 и Равно 2 либо по состо ни м Зан то первого и второго тоиггеров регистра состо ние 12 канала К режим Чтение не выполн етс  и на управл ющих входах первой k и второй 5 групп элементов И канала К присутствуют низкие уровни напр жени  сигналов, поступающие из блока управлени  9 канала К. На информацинных выходах первой t и второй 5 групп элементов И канала К присутствует информаци , наход ща с  на информационных выходах соответственно первого и второго передающих регистров 3 и 6 канала К. В следующем такте по переднему фронту тактового импульса информаци  с информационных выходов первой t и второй 5 групп элементов И канала К записываетс  соответственно в первый приемный регистр 2 канала (К-1) и во второй приемный регистр 7 канала (К+1). Режим Запись предназначен дл  выдачи информации из К-,го модул  вычислительной системы в первую или вторую магистрали в зависимости от адреса получател , В этом режиме используютс  все сигналы, поступающие из схемы сравнени  8 канала К. Когда модулю К вычислительной системы необходимо передать информацию, он устанавливает ее (адрес получател , данные) на входе канала К, по входу 6 канала К посылает в блок управлени  9 канала К сигнал Запрос на передачу. По состо нию Свободно третьего триггера регистра состо ни  12 канала К и сигналу Запрос на передачу блок управлени  9 канала К вырабатывает сигналы, поступающие в третий буферный регистр 16 канала К, регистр состо ни  12 канала К, и сигнал Запрос удовлетворен, поступающий нв выход Э канала К. По сигналу из блока управлени  9 канала К в третий буферный регистр 16 канала К записываетс  информаци  (адрес, получател , данные) из модул  К вычислительной системы, адрес отправител  из регистра 17 канала К и а разр д пол  зан тости слова записываетс  единица. В ответ на сигнал Запрос удовлетворен модуль К вычислительной системы снимает сигнал Запрос на передачу и информацию со входа k канала К, По сигналу из блока управлени  9 канала К третий триггер регистра состо ни  канала 12 К устанавливаетс  в состо ние Зан то. По состо нию Зан то третьего триггера регистра состо ни  12 канала К происходит выбор первой или второй магистрали дл  передачи слова информации из модул  К вычислительной системы. В качестве критери  выбора номера магистрали используетс  врем  достижени  слова информации адресного модул  Н ( , М; Нз К). Дл  этого в блоке 13 канала К производ т следующие действи . По состо нию Зан то третьего триггера регистра состо ни  12 канала К (фиг, 2) адрес отправител  (со знаковым разр дом) в обратном коде из регистра 17 канала К и адрес полу чател  в пр мом коде (со знаковым разр дом из третьего буферного регистра 16 канала К поступают на вто рой сумматор 63, в котором происходит их суммирование. Если знаковый разр д результата суммировани  раве О, то на втором управл ющем выходе сумматора 63 присутствует сигнал, п которому на информационный вход группы 72 элементов ИЛИ через шестую группу 62 элементов И подаетс  константа (со знаковым разр дом) в обратном коде из регистра 18 канала К. Если знаковый разр д результата суммировани  равен 1, то на первом управл ющем выходе сумматора 63 при сутствует сигнал, по которому на ин формационный выход группы 72 элементов ИЛИ через п тую группу 61 элементов И подаетс  константа (со знаковым разр дом) в пр мом коде из регистра 18 канала К, По задержанно му сигналу на второй элемент задерж ки 66 на первый и второй информацио ные входы сумматора 64 через группы 59, 60 элементов И соответственно поступают результат суммировани  (со знаковым разр дом) с информационного выхода сумматора 63 и константа (со знаковым разр дом) в пр мом, либо обратном коде, с информационного выхода группы 72 элементов ИЛИ, Если знаковый разр д результата суммировани  равен О, то на втором управл ющем выходе сум матора 6 присутствует сигнал, и по приходу задержанного сигнала с элемента задержки б7 в блок-, управле ии  9 канала К поступает сигнал За пись 2, означающий, что слово информации из третьего буферного регистра 16 канала К необходимо передать во вторую магистраль. Если знаковый разр д результата суммировани  равен 1, то на первом управл ю- щем выходе сумматора 6 присутствует сигнал, и по приходу задержанного сигнал с элемента задержки б7 в блок управлени  9 канала К поступает сигнал Запись 1, означающий,, что слово информации из третьего буферного регистра 16 канала К необходимо передать в первую магистраль, По сигналу Запись 1 из блока 13 канала и сигналу Свободно 1 из схемы сравнени  8 канала К блок 9 канала К вырабатывает управл ющие сигналы, поступающие в первую и четвертую 11 группы элементов И канала К, По высокому уровню напр жени  управл ющего сигнала перва  группа Ц элементов И переходит в высокоимпеданское состо ние, а по низкому уровню напр жени  управл ющего сигнала на информационный выход четвертой группы 11 элементов И канала К поступает информаци  из третьего буферного регистра 16 канала К, В следующем такте информаци  записываетс  в первый приемный регистр 2 канала (К-1),и третий триггер регистра состо ни  12 канала К переходит в состо ние Свободно, Если происходит режим Чтение из первой магистрали, то по сигналу Запись 1 блок управлени  9 канала К вырабатывает управл ющие сигналы, поступающие в первую k и четвертую 11 группы элементов И канала К, и происхрд т действи  по записи в первую магистраль, описанные выше. По сигналу Запись 2 из блока 13 канала К и по сигналу Свободно 2 из схемы сравнени  8 канала К блок управлени  9 канала К вырабатывает управл ющие сигналы, поступающие во вторую 5 и третью 10 группы элементов И канала К, По высокому уровню напр жени  управл ющего сигнала втора  группа 5 элементов И канала К переходит в высокоимпедансное состо ние , а по низкому уровню напр жени  управл ющего сигнала на информационный выход третьей- группы 10 элементов И канала К поступает информаци  из третьего буферного регистра 10 канала К, В следующем такте эта информаци  записываетс  во второй приемный регистр 7 канала (К+1) и третий, триггер регистра состо ни  12 канала К переходит в состо ние Свободно. Если происходит режим Чтение из второй магистрали, то по сигналу Запись 2 блок управлени  9 канала К вырабатывает управл кхдие сигналы, поступающие во вторую 5 и третью 10 группы элементов И канала К и происход т действи  по записи во вторую магистраль, описанные выше. Таким образом, предлагаемое изобретение обладает более высоким быстродействием , чем известное поскольку в нем врем  выполнени  перекрестного обмена имеет величину не более половины времени цикла магистрали. В известном устройстве это врем  (в худшем случае) равн етс  времени цикла магистрали без времени одного такта магистрали. Формула изобретени  1. Многоканальное устройство св зи дл  вычислительной системы, содержащее объединенные в кольцо канал и генератор тактовых импульсов, а в каждом канале два приемнй 1х регистра, два передающих регистра, четыре груп пы элементов И, схему сравнени  , блок управлени , регистр состо ни , регистр адреса и три буферных регист ра, причем выход первого приемного регистра канала соединен с информаци онными входами первого передающего регистра канала, первого буферного регистра канала, с первым информационным входом схемы сравнени  канала, выход первого передающего регистра канала соединен с информационным вхо дом элементов И первой группы канала выход второго приемного регистра канала соединен с информационными входами второго передающего регистра канала, второго буферного регистра к нала, со вторым информационным входом схемы сравнени  канала, выход вт рогр передающего регистра канала сое динен с информационным входом элементов И второй группы канала, выход регистра адреса канала соединен с тр тьим информационным входом схемы сравнени  канала и с информационным входом третьего буферного регистра канала, выход третьего буферного регистра канала соединен с информационными входами элементов И третьей и четвертой групп канала, с первого по п тый выходы разрешени  выдачи блока управлени  канала соединены с управл ющими входами элементов И соответственно первой - четвертой групп канала и третьего буферного регистра канала, вход завершени  приема канала, запросный и установочный входы канала соединены соответственно со входом завершени  приема блока управлени  канала, с запросным входом блока управлени  канала и с первым установочным входом регистра состо ни  канала, первый разрешени  приема блока управлени  канала соединен с управ|п ющим входом первого буферного регистра канала и с первым управл ющим выходом канала, второй выход разрешени  приема блока управлени  канала соединен с управл ющим входом второго буферного регистра канала и со вторым управл ющим выходом канала, выход удовлетворени  запроса блока управлени  канала  вл етс  третьим управл ющим выходом канала, выход схемы сравнени  канала соединен с запускающим входом блока управлени  канала, признаковый вход и гас щий выход блока управлени  канала соединены соответственно с первым выходом и вторым установочным входом регистра состо ни  канала, синхронизирующие входы приемных , передающих регистров и регистров состо ни  каналов соединены с выходом генератора тактовых импульсов , выход элементов И первой и четвертой групп канала соединен со входом первого приемного регистра последующего канала, вход второго приемного регистра канала соединенс выходами элементов И второй и третьей групп предыдущего канала, выходы первого и второго буферных регистров канала и вход третьего буферного регистра канала  вл ютс  соответственно первым, вторым информационными выходами канала и информационным входом канала, о т личающеес  тем, что, с повышени  быстродействи , каждый канал содержит блок формировани  направлени  записи и регистр констан- ты, причем первый - четвертый информационные и управл ющий входы и выход блока формировани  направлени  записи канала соединены соответственно с пр мым и инверсным выходами регистра константы канала, с выходами регистра адреса канала и 7Э третьего буферного регистра канала, со вторым выходом регистра состо ни  канала и со входом переключени  магистралей блока управлени  канала.
2. 2. Устройство по п. 1, о т л и чающеес  тем, что блок формировани  направлени  записи содержит два сумматора, шесть групп элементов И, группу элементов ИЛИ, четы ре элемента И, три элемента задержки причем управл ющий вход блока соединен с управл ющими входами элементов И первой и второй групп и со входом первого элемента задержки, выход которого coeji HeH с первыми входами первого и второго элементов И и со входом второго элемента задержки , выход которого соединен с уп равл ющими входами элементов И третьей и четвертой групп и со входомтретьего элемента задержки, выход которого соединен с первыми Ъхода «4 третьего и четвертого элементов И, выходы которых соединены с выходом блока, первый и второй информационные входы блока соединены с информационными входами элементов И со ответственно п той и шестой групп, выходы которых через группу элементов ИЛИ соединены с информационным входом элементов И четвертой группы, выход которой и выход элементов И третьей групп соединены СОСУТветственно с первым и вторым входа м первого сумматора, первый и второй выходы которого соединены со вторыми входами соответственно третьего и че вертого элементов И, третий и четвертый информационные входы блока со динены с информационными входами элементов И соответственно первой и второй групп, выходы которых соединены соответственно с первым и вторым входами второго сумматора, информационный и первый, второй управл ющие выходы которого соединены соответственно с информационным входом элементов И третьей группы и с вторыми входами первого и второго элементов И, выходы первого и второго . элементов И соединены с управл ющими входами элементов И соответственно п той и шестой групп,
3. 3. Устройство по п. 1, отличающеес  тем, что блок управлени  канала содержит п ть О-триггеров , три элемента И и элемент задержки , причем запускающий вход блока соединен с первыми входами первого, второго и третьего элементов И, признаковый вход блока соединен со вторыми входами первого и второго элементов И, запросный вход блока соединен со вторым входом третьего элемента И, выход которого  вл етс  выходом удовлетворени  запроса блока, и с D-входом первого Ь-триггера, выход которого  вл етс  п тым выходом разрешени  выдачи блока, вход завершени  приема блока, выходы первого и второго элементов И блока  вл ютс  гас щим выходом блока, выход первого элемента соединен сD-входом второго D-триггера, выход которого  вл етс  вторым выходом разрешени  выдачи блока , и вторым выходом разрешени  приема блока, выход второго элемента И соединен с D-входом третьего D-триггера , выход которого  вл етс  первым выходом разрешени  шдачи блока, и первым выходом разрешени  приема блока, вход переключени  магистрали блока соединен с D-входом четвертого D-триггера и через элемент НЕ с D-входом п того D-триггера, выходы п того и четвертого D-триггеров  вл ютс  соответственно третьим и четвертым выходами разрешени  выдачи блока. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № , кл. G Об F З/О, 1980. 2,Авторское свидетельство СССР tr 2907230/18-2i, кл. G 06 F З/О 1980 (прототип).

   25

   26

   L A