SU924696A1 - Преобразователь последовательного кода в параллельный - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ПОРЛЕДОВАТЕЛЬНОГО КОДА

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении преобразователей , вход ишх в состав блоков сопр жени  цифровых устройств с каналами св зи.

Известен преобразователь последовательного кода в парбшлельный, содержащий входной формирователь, распределитель импульсов, регистр, группу элементов И, триггер и элементы И IJ . .

Недостаток данного преобразовател  состоит в большом объеме аппаратуры и относительно низком быстродейств .

Наиболее близким по технической сущности и схемному построению к предлагаемому  вл етс  преобразователь последовательного кода в параллельный , содержащий сдвиговый регистр, генератор импульсов и распределитель импульсов. Кроме того, преобразователь содержит блок управлени  с одностабильньми злвментами задержки 2.

Недостаток известного устройства состоит в низкой помехоустойчи вости из-за отсутстви  средств защиты от ложного стартового импульВ ПАРАЛЛЕЛЬНЫЙ

са и использовани  в управлении одностабильных элементов згщержки.

Цель изобретени  - повьшение помехоустойчивости преобразовател .

Поставленна  цель достигаетс  тем, что в преобразователь последовательного кода в параллельный, содержащий сдвиговый регистр, информационный вход которого соединен с

to информационным входом преобразовател , генератор импульсов и распределитель импульсов, тактовый вход которого соединен с выходом генератот ра импульсов, тактовый вход сдвиго15 вого регистра соединен со вторым выходом распреДелител  импульсов, включены триггер, элемент И, элемент ИЛИ, а распределитель импульсов выполнен а виде последовательно

20 соединенных счетчика и дешифратора, первый, .второй, третий и четвертый выходы которого соответственно соединены с первым входом элемента И, с информационным входом сдвигового

25 регистра, с уп рАвл юиим выходом преобразовател  и с первым входом элемента ИЛИ., второй вход элемента И соединен с информационным входом преобразовател  и инверсньм установочным входом триггера, второй.и

третий входы элемента ИЛИ соединены соответственно с выходом элемента И и управл ющим входом преобразовател , выход элемента ИЛИ соединен с входом сброса триггера, нулевой выход которого соединен со входом сброса счетчика, тактовый вход которого подключен к выходу генератора импульсов,.

На фиг.1 приведена блок-схема предлагаемого преобразовател  на фиг.2 - временна  диаграмма его функционировани ,

Преобразователь содержит сдвиговый регистр 1, элемент И 2, дешифратор 3/ счетчик 4, генератор 5 имгпульсов , триггер 6, элемент ИЛИ 7, счетчик 4 и дешифратор 3 в совокупности Образуют распределитель 8 импульсов .

Преобразователь работает следующим образом,

В исходном состо нии триггер 6 находитс  в выключенном .состо нии и поддерживает счетчик 4 в нулевом состо нии, блокиру  подсчет синхроимпульсов генератора 5.

При поступлении стартового импульса на единичный вход триггера 6 последний запускаетс  и разрешает счет синхроимпульсов, поступающих от генератора импульсов. Состо ние счетчика 4 дешифрируетс  дешифратором 3. После интервала времени, соответствующего половине стартовой посылке, дешифратор 3 выдает импуль В (фиг.2), который поступает на элемент И 2, где провер етс  наличие , стартовой посылки. Если в качестве стартовой посылки была прин та импульсна  помеха, длительност которой не превышает половины длительности стартовой посылки, элемент И 2 выдает сигнал, который через элемент ИЛИ 7 поступает на нулевой вход триггера 6 и выключает его. При этом, блокируетс  счетчик ч4 и преобразователь переходит в исходное состо ние. Если стартова  посылка  вл етс  действительной, то вышеупом нутое выключение триггера б не происходит и счетчик 4 продолжает счет синхроимпульсов. Дешифратор 3 при этом выдает серию импульсов число которых соответствует числу информационных битов и расположены они по середине информационных посьшок. Каждый импульс в сдвиговом регистре осуществл ет сдвиг информационных битов,

В конце последней информационной посылки дешифратор 3 формирует импульс 7 (фиг.2э), стробирующий перезапись параллельных данных, на стоповой посылке дешифратором 3 формируетс  импульс Д, который через элемент ИЛИ 7 поступает на нулевой вход триггера 6 и выключает его. При этом блокируетс  счетчик 4 и преобразователь переходит в исходное состо ние .

Нар ду с повышением помехоустойчивости предлагаемый преобразоваталь обеспечивает повышение надежности работы в св зи с изъ тием элементов задержки и сокращением разр дности сдвигового регистра до количества информационных битов в

знаке, которое  вл етс  значительным ввиду практики образовани  регистра из единиц с разр дностью, равной разр дности знака.

Claims (2)

1. Формула изобретени 

   Преобразователь последовательного кода в параллельный, содержащий

   5 сдвиговый регистр, информационный вход которого соединен с информационным входом преобразовател , генератор импульсов и распределитель импульсов , отличающ.ийс  тем, что, с целью повышени  помехоустойчивости , в него введены триггер , элемент И, элемент ИЛИ, а распределитель импульсов выполнен в виде последовательно соединенных счетчика и дешифратора, первый, второй, третий и четвертый выходы которого соединены соответственно с первым входом элемента И, с информационным входом сдвигового регистра, с управл ющим выходом преобразовател  и с первым входом элемента ИЛИ, второй вход элемента И соединен с информационным входом преобразовател  и инверсным установочным входом триггера, второй и третий вхо5 ДИ элемента ИЛИ соединены соответственно с выходом элемента И и управл ющим входом преобразовател , выход элемента ИЛИ соединен с входом сброса триггера, нулевой выход

   П которого соединен с входом сброса счетчика, тактовый вход которого подключен к выходу генератора импульсов .

   Источники информации, прин тые во внимание при экспертизе

   1, Усольцев А.Г., Кислин Б.П. Сопр жение дискретных каналов св - . зи с ЭВМ. М., Св зь , 1973,с. 25, , рис, 1.8.
2. 2. Патент США № 3946379,

   0 опублик, 1976.

   &

   Г

   III л

   ULJLJLJl

   л

   Л