Изобретение относитс к области вычислительной техники и может быть использовано при построении запомин щих устройств и регистров большой емкости в интегральном исполнении. Известен полупроводниковый эапоминающий элемент fl , содержащий че тыре транзистора с индуцированным к налом и два транзистора со встроенным каналом, стоки которых подключе к шине питани , а затворы объединен с истоками и подключены к стокам пе вего, третьего, затвору второго и к стокам второго, четвертого, затво ру первого транзисторов с индуцированными каналами соответственно, Ис токи первого и второго транзисторов с индуцированными канашами подключе ны к Ьбщей шине, затворы третьего и четвертого транзисторов объединены :и подключены к шине выборки, а их истоки - к парафазной информационно шине. Недостатком этого запоминающего элемента вл етс отсутствие возмож ности считывани информации на два направлени , что требуетс при пост роении регистров микропроцессоров. Наиболее близким техническим реш нием к изобретению вл етс полупро водниковый запоминающий элемент со считыванием информации на два направлени и совмещением цепи записи и считывани 2 , содержащий четыре транзистора с индуцированными каналами , два транзистора со встроенными каналами, две шины выборки и две разр дные шины, стоки первого и вто рого транзисторов со встроенными каналами подключены к шине питани , а затворы объединены с истоками и подключены к стокам первого, третье гр и второго, четвертого и затворам второго и первого транзисторов с индуцированными каналами соответственно , истоки перового и второго тран зисторов с индуцированными каналами подключены к общей шине, затворы тре тьего и четвертого транзисторов подключены к первой и второй шинам выборки , а их истоки - к первой и второй разр дным шинам соответственно. Достоинством этого элемента вл етс одинаковое количество транзисторов с предыдущим запоминающим элементом . Основным недостатком элемента вл етс значительное увеличение площади на кристалле. Целью изобретени вл етс повышение степени интеграции запоминающего элемента, т.е. размет ение большего количества транзисторов на той же или меньшей площади кристалла. Цель достигаетс тем, что в запоминёиощий элемент, содержащий четыре транзистора с индуцированными каналами и два транзистора со встроенным каналами, стоки первого и второго транзисторов со встроенными каналами подключены к шине питани , а затворы объединены с истоками и подключены соответственно к стокам первого , третьего и затвору второго транзисторов и к стоку второго и затвору первого транзисторов с индуцированными каналами, истоки первого и второго транзисторов с индуцированными каналами подключены к общей шине, исток четвертого транзистора с индуцированным каналом подключен к первой разр дной шине, затворы третьего и четвертого транзисторов с индуцированными каналами подключены соответственно к первой и второй шинам выборки , и вторую разр дную шину, введены третий и четвертый транзисторы со встроенными каналами, затворы которых подключены соответственно к второй и первой шинам выборки,истоки - соответственно к второй разр дной шине и к стоку четвертого транзистора с индуцированным каналом,а стоки - соответственно к истокам третьего транзистора с индуцированным каналом и второго транзистора со встроенным каналом. :. На фиг. 1 представлена электрическа схема запоминающего элемента; на фиг. 2 - его топологи ; на фиг. 3 пример соединени запоминающих элементов в запоминающем устройстве. Запоминающий элемент 1 содержит первый, второй, третий и четвертый транзисторы 2-5 с индуцированными каналами, первый, второй, третий и четвертый транзисторы 6-9 со встроенными Каналами, первую 10 и вторую шины 10 и И выборки, первую и вторую разр дные шины 12 и 13, шину питани 14 и общую шину 15, где наход тс истоки 16 и 17 транзисторов 6 и 7 и исток 18 транзистора 3. При соединении запоминающих элементов в устройство необходимы как обычно дешифраторы адреса 19 и 20, усилитель записи 21, усилители считывани 22 и 23, узлы управлени выборкой 24 запоминающих элементов 1. Входами устройства вл ютс ащресный вход 25, информационный вход 26 и вход синхронизации 27, а выходами информационные выходы 28 и 29. В режиме хранени информации на входе синхронизации 27 отсутствуют импульсы чтени и записи информащии, что приводит к отсутствию сигналов выборки на шинах 10 и 11 и запиранию транзисторов 4 и 5 с индуцированными каналами. В режиме записи после подачи адреса и информации на входы 25 и 26 подаетс импульс записи информации на вход синхронизации 27, что приводит к выборке требуемого запоминающего элемента 1 по шинам 10 и 11 и подаче парафаэного кода на шины 12 и 1J. Транзисторы 4 и 5 отпираютс , также открываютс транзисторы 8 и 9, что приводит к установке чейки из тран зисторов 2, 3, 6, 7 в одно из двух состо ний. в режиме чтени , после выборки требуемого запоминающего элемента 1 аналогично режиму записи, на разI h П tiJ р дных шинах 12 и 13 по вл етс парафазный код, который усиливаетс усилител ми 22 и 23 и поступает на информационные выходы 28 и 29 устройства . Изобретение позвол ет уменьшить в 1,8 раза площадь запоминающего элемента по сравнению с прототипом. LIJThe invention relates to the field of computer technology and can be used in the construction of memory devices and large-capacity registers in an integrated design. A semiconductor flashing element fl is known, which contains four transistors with an induced-fold and two transistors with an integrated channel, the drains of which are connected to the power bus, and the gates are combined with sources and connected to the first, third, and second, fourth, and fourth drains. , the gate of the first transistors with induced channels, respectively, the currents of the first and second transistors with induced cavities are connected to the common bus, the gates of the third and fourth transistors are combined: and connected to the sampling bus, and their sources - to the paraphase information bus. The disadvantage of this storage element is the lack of the ability to read information in two directions, which is required when building microprocessor registers. The closest technical solution to the invention is a semiconductor memory element with reading information in two directions and combining the write and read circuit 2, which contains four transistors with induced channels, two transistors with built-in channels, two sampling buses and two discharge buses, drains the first and second transistors with built-in channels are connected to the power bus, and the gates are combined with sources and connected to the drains of the first, third, and second, fourth, and gates of the second and first t induced-channel transistors, respectively, the sources of the first and second transistors with induced channels are connected to a common bus, the gates of the third and fourth transistors are connected to the first and second buses of the sample, and their sources to the first and second bit buses, respectively. The advantage of this element is the same number of transistors with the previous memory element. The main disadvantage of the element is a significant increase in area on the chip. The aim of the invention is to increase the degree of integration of the storage element, i.e. marking up a larger number of transistors on the same or a smaller crystal area. The goal is achieved in that in a memory element containing four transistors with induced channels and two transistors with integrated channels, the drains of the first and second transistors with built-in channels are connected to the power bus, and the gates are combined with sources and connected respectively to the drains of the first, third and gate the second transistors and to the drain of the second and the gate of the first transistors with induced channels, the sources of the first and second transistors with induced channels are connected to a common bus, the source is four the inductive channel transistor is connected to the first bit bus, the third and fourth transistors with induced channels are connected to the first and second sample buses, and the second bit bus, the third and fourth transistors with built-in channels, the gates of which are connected to the second one, respectively. and the first sample busbars, the sources - respectively to the second bit bus and to the drain of the fourth transistor with an induced channel, and the drains - respectively to the sources of the third transistor with an induced channel and a second transistor with an integrated channel. :. FIG. 1 shows the electrical circuit of the storage element; in fig. 2 - its topologists; in fig. 3 is an example of a combination of storage elements in a storage device. The storage element 1 contains the first, second, third and fourth transistors 2-5 with induced channels, the first, second, third and fourth transistors 6-9 with built-in Channels, the first 10 and second buses 10 and And the sample, the first and second bit buses 12 and 13, the power bus 14 and the common bus 15, where the sources 16 and 17 of the transistors 6 and 7 and the source 18 of the transistor 3 are located. When connecting storage elements to the device, address decoders 19 and 20 are usually required, write amplifier 21, read amplifiers 22 and 23, sampling control nodes 24 of storage cells. 1. The device inputs are direct input 25, information input 26 and synchronization input 27, and information outputs 28 and 29 are available. In the information storage mode, synchronization input 27 has no read and write information pulses, which leads to the absence of sampling signals on the buses 10 and 11 and the locking of the transistors 4 and 5 with induced channels. In the recording mode, after submitting the address and information to the inputs 25 and 26, a pulse is written to record information at the synchronization input 27, which leads to the selection of the required storage element 1 via buses 10 and 11 and supplying a para-code to buses 12 and 1J. Transistors 4 and 5 are unlocked, and transistors 8 and 9 also open, which leads to the installation of a cell from transistors 2, 3, 6, 7 in one of two states. in the read mode, after sampling the required storage element 1, similarly to the write mode, a paraphase code appears at the time of the hub buses 12 and 13, which is amplified by the amplifiers 22 and 23 and arrives at the device information outputs 28 and 29. The invention makes it possible to reduce by 1.8 times the area of the storage element in comparison with the prototype. LIJ