SU813809A1

SU813809A1 - Устройство фазировани по циклам вСиСТЕМЕ пЕРЕдАчи дАННыХ

Info

Publication number: SU813809A1
Application number: SU792776884A
Authority: SU
Inventors: Анатолий Алексеевич Беляков; Леонид Александрович Вишняков; Людмила Константиновна Дуничева; Виктор Алексеевич Перегудов; Маргарита Серафимовна Цыпина
Original assignee: Предприятие П/Я Р-6609
Priority date: 1979-06-04
Filing date: 1979-06-04
Publication date: 1981-03-15

Description

I

Изобретение относитс к технике электросв зи и может использоватьс дл фазировани по циклам в системах передачи данных (СПД), использующих амплитуднофазовую модул цию (АФМ).

Известно устройство фазировани по циклам в системе передачи данных, содержащее последовательно соединенные счетчик цикла, блок дешифраторов, блок управлени , формирователь фазирующих комбинаций , накопитель, кодер, элемент ИЛИ и преобразователь, а также скремблер, вход которого объединен со входом формировател фазирук щих комбинаций, а выход скремблера подключен к второму входу накопител , выход которого подключен к второму входу элемента ИЛИ 1.

Однако такое устройство имеет большую веро тность ложного фазировани по циклам- .

Цель изобретени - уменьшение веро тности ложного фазировани по циклам.

Дл достижени этой цели в устройство фазировани по циклам в системе передачи данных, содержащее последовательно соединенные счетчик цикла, блок дешифраторов , блок управлени , формирователь

фазирующих комбинаций, накопитель, кодер, элемент ИЛИ и преобразователь, а также скремблер, вход которого объединен со входом формировател фазирующих комбинаций , а выход скремблера подключен к второму входу накопител , выход которого подключен к второму входу элемента ИЛИ, введены последовательно соединенные триггер и элемент И, к второму входу которого подключен тактовый выход преобразовател , информационный выход которого подключен

к первому входу триггера, второй вход которого объединен со вторым входом блока управлени , при этом выход триггера подключен к перэому входу счетчика цикла, к второму входу которого подключен выход элемента И.

На чертеже представлена структурна электрическа схема предложенного устройства .

Устройство фазировани по циклам в системе передачи данных содержит скремблер I,

Claims

формирователь 2 фазирующих комбинаций, накопитель 3, кодер 4, элемент ИЛИ 5, преобразователь 6, имеющий выход 7 соединенный с каналом св зи, информационный выход 8 и тактовый выход 9, триггер 10, счетчик И цикла, элемент И 12, блок 13 управлени , блок 14 дешифраторов, причем на другой вход накопител подана информаци с источника 15 информации, а зторые входы блока управлени и триггера соединены с цепью 16 циклового фазировани . Устройство работает следующим образом . При обнаружении расхождени цикловых фаз на передаче и приеме приемник формирует сигнал цикловое фазирование, который по цепи 16 поступает на блок 13 управлени и на триггер 10. Триггер 10 включаетс , сигналом со своего выхода осуществл ет сброс счетчика 11 цикла и запрещает прохождение тактовых импульсов с выхода 9 преобразовател через элемент И 12 на вход счетчика 11 цикла. Счетчик 11 цикла установлен в исходное состо ние. Первым после прихода сигнала «.цикловое фазирование сигналом АМ/ФМ с выхода 8 преобразовател , осуществл ющим разделение в преобразователе 6 информации по дискретный подканалам с AM и ФМ, включаетс триггер 10, который прекращает формировать сигнал «сброс счетчика 11 цикла и разрещает прохождение через эле мент И 1.2 на вход счетчика 11 цикла тактовых импульсов. Счетчик 11 цикла начинает отсчитывать циклы передачи блоков. Блок 14 дещифраторов обеспечивает синхросигналами и управл ющими си алами наход щимис в необходимых фазовых соотношени х с началом аередаваемых бло ков , все узлы предложенного устройства. Благодар этому начало работы первого передаваемого блока и всех последующих после фазировани по циклам синхронизировано сигналом АМ/ФМ таким образом, что все. нечетные разр ды блоков передаютс но дискретному подканалу с AM, а все четные разр ды блоков передаютс по дискретному подканалу с ФМ. . Сигнал «цикловое фазирование, кроме того, поступает в блок 13 управлени , откуда после стробировани сигналами управлени с блока 14 дешифраторов один раз за цикл в импульсном виде поступает на формирователь 2 фазирующих комбинаций и скремблер 1. Формирователь 2 фазирующих кОмбинаций и скремблер 1 осуществл ют формирование в н-акопителе в процессе фазировани по циклам передаваемого блока. Дл устойчивой работы систем автоматической регулировки в преобразователе 6 во врем фазировани по циклам не принципиально необходимо содержание разр дов блока, передаваемых по дискретному подканалу с AM. Поэтому формирователь 2 фазирующи} комбинаций по импульсному сигналу «цикловое фазирование с выхода блока 13 управлени осуществл ет запись в нечетные разр ды накопител 3 фазирующей комбинации, объем которой в предложенном устройстве доведен до 50% передаваемого блока, а скремблер 1 по этому же сигналу осуществл ет запись в четные разр ды накопител 3 символов псевдослучайной последовательности . По Окончании фазировани по циклам сигнал «цикловое фазирование приемника снимаетс и в накопитель начинает поступать информаци с источника 15 информации . Таким образом, в результате синхронизации работы счетчика 11 цикла сигналами АМ/ФМ однозначно определ ютс разр ды блока, которые передаютс по дискретным подканалам с AM и ФМ. Благодар этому объем фазирующей комбинации в зависимости от предъ вленных требований может быть увеличен до 50% передаваемого блока. В результате этого значительно умень щаетс веро тность ложного фазировани по циклам СПД. Формула изобретени Устройство фазировани по циклам в системе передачи данных, содержащее последовательно соединенные счетчик цикла, блок дещифраторОв, блок управлени , формирователь фазирующих комбинаций, накопитель , кодер, элемент ИЛИ и преобразователь , а также скремблер, вход которого объединен со входом формировател фазирующих комбинаций, а выход скремблера подключен к второму входу накопител , выход которого подключен к второму входу элемента ИЛИ, отличающеес тем, что, с целью уменьшени веро тности ложного фазировани по циклам, введены последовательно соединенные триггер и элемент И, к второму входу которого подключен тактовый выход преобразовател , информационный выход которого подключен к первому входу триггера, второй вход которого объединен со вторым входом блока управлени , при этом выход триггера подключен к первому входу счетчика цикла, к второму входу которого подключен выход элемента и . Источники- информации, прин тые во внимание при экспертизе 1. Дуплексна универсальна мультиплексна каналообразующа аппаратура. Техническое описание Зт2 131025 ТО, 1978 (прототип).

/

ч

30gOt/Hnfl