SU696510A1 - Генератор псевдослучайных кодов - Google Patents
Генератор псевдослучайных кодовInfo
- Publication number
- SU696510A1 SU696510A1 SU772447623A SU2447623A SU696510A1 SU 696510 A1 SU696510 A1 SU 696510A1 SU 772447623 A SU772447623 A SU 772447623A SU 2447623 A SU2447623 A SU 2447623A SU 696510 A1 SU696510 A1 SU 696510A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- input
- register
- code
- trigger
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
Изобретение относитс к области вычислительной техники и может быть использовано в качестве генераторов проверочных кодов в установках, ис .пользуюищх различные веро тностные методы обнаружени отказов в цифровых схемах, а также в качестве датчиков, генерирующих двоичные псевдослучайны коды с .гаобым заданным числом единиц, дл машинного синтеза контролирующих тестов . Известен генератор псевдослучайных кодов, содержащий триггеры со счетными и установочныгии входами и формиру ющий только равномерно распределенны псевдослучайные коды 1. Наиболее близким по технической сущности к предлоуленному изобретению вл етс генератор псевдослучайных кодов, содержащий регистр сдвига с сумматором по модулю два в цепиобратной св зи, регистр сдвига, каждый разр д которого содержит трипер, первый, второй и третий элементы И и элемент ИЛИ, а входы которого подключены к выхода м второго и третьего элементов И, первый вход второго э.пемента И соединен с выходом триггера , а второй вход второго элемента И объединен со вторым вхоцом третьего з,лемеЕ-1та И и подключен к первому входу первого элемента И, выход которого соединен со вторым входом триггера , а второй вход первого элемента И вл етс входом тактовых импульсов, выход элемента ИЛИ каждого разр да соединен с первыми Бходаг 1л триггера и третьего элемента И последующего разр да 2., Однако этот генератор не позвол ет формировать псевдослучайные коды посто нного веса. Цель .изобретени - расширение функциональных возможностей генератора за счет формировани псевдослучайных кодов посто нного веса. Дл достижени поставленной цели генератор .содержит блок задани веса кода, вход которого соединен с выходом элемента ИЛИ последнего разр да регистра сдвига, а „зыход блока задани веса кода соединен с первы входами триггера и третьего элемента И первого разр да регистра сдвига, разр дные выходы регистра сдвига с сумматором по модулю два в цепи обратной св зи соединены с первыьш входами первых элементов И ка :дого разр да регистра сдвига соответстзенно.
На чертеже изображена функциональна схема генератора.
Генератор состоит из п - разр дного регистра сдвига 1, состо щего из триггеров 2. Единичный выход триггера 2 в i-oM разр де соединен; с входом элемента И 3, выход которого через элемент ИЛИ 4 подключен к информационному входу 5 триггера 2 в (i+l)-oM разр де и к одному входу элемента И 6 также в {1+1)-ом разр де . Нулевые выходы триггеров 7 п-разр дного регистра сдвига 8 с сумматором по модулю два соединен в каждом разр де с инверсным входом элемента И 6, а также с входом элемента И 3 и с одним входом элемента И 9, второй вход которого подсоединен к шине тактовых сигналов 10, а выход подключен к тактовому входу 11 триггера 2. Выход элемента И 6 соединен с входом элемента ИЛИ 4. Выход элемента ИЛИ 4 последнего разр да через блок задани веса кода 12 соединен с ВХОДОМ;. 5 триггера 2 в первом разр де и с одним входом элемента И 6 в этом же разр де. К входам блока 12 подключены шины 13 и 14 задани веса кода.
Работу генератора рассмотрим на примере дл .
Перед началом работы устанав;1иваетс вес кода. Дл этого по шике задани веса кода 13 последовательно поступают единицы в количестве равным заданному весу кода Р. При этом на регистр сдвига 8 с cyKiiviaTopoM по модулю два в цепи обратной св зтактовые импульсы не подаютс и регистр 8 сохран ет исходное (нулевое) состо ние. До тех пор, пока все триггеры 7 регистра 8 остаютс в нулевом состо нии, сигнал с единичного выхода триггера 2 в любом разр де проходит через элементы И 3 и ИЛИ 4 на информационный вход 5 триггера 2 следующего разр да. В момент действи тактового сигнала, поступающего на входы 11 всех триггеров 2, происходит за-пись в триггер 2 (i+l)-ro разр да информации с выхода триггера 2 i-ro разр да. Таким образом, поступающие по шине 13 единицы сдвигаютс в регистре 1 обычным образом и заполн ют первые Р разр дов рех истра 1 .
После задани веса тактовые сигналы подаютс на регистр 8. В регистре 8 формируетс псевдослучайна последовательность нулей и единиц.
Процесс формировани кодовых комбинаций в регистре 1 протекает следующим образом. Например, в данном такте в регистре находитс код 0110, а в предьщущем такте на регистре 1 была сформирована кодова комбинаци 1100 В этом случае нулевым сигналом с нулевого выхода триггеров второго и
третьего разр дов будут закрыты элеметы И Э в соответствующих разр дах, поэтому тактовые сигналы 10 не пройдут на входы 11 триггеров 2 во втором и третьем разр дах и эти триггеры сохран т свое состо ние. В то же врем единичный сигнал с единичного выхода триггера 2 первого разр да проходи через элементы И 3, ИЛИ 4 в первом разр де и через открытый нулевым сигналом с вглхода триггеров 17 элемен И б второго разр да поступает далее через элемент ИЛИ 4 второго разр да и открытый нулевьгм сигналом с выхода триггера 7 третьего разр да элемент И 6 через элемент ИЛИ 7 на вход 5 триггера 2 четвертого разр да. Через элемент И б четвертого разр да рассматриваемый сигнал не проходит, так как он закрыт единичным сигналом с выхода триггера 7 четвертого разр да. Ьа вход 5 триггера 2 первого разр да действет нулевой сигнал с выхода триггер-а 2 четвертого разр да. В момент действи тактового сигнала 10 произойдет запись единицы в четверТсий тр:-1ггер 2 и нул в первый триггер 2. В результате на регистре 1 формируетс код 0101.
Тй.ким образом, при сдвиге разр ды кода перепрыгивают через триггеры
единицагли в соот отмеченные
ветствующих разр дах регистра 8. Отм-ачен ые триггеры 2 сохран ют прежнее состо ние. При этом количество ejanHHU в коде на регистре 1 остаетс неизменны;-.
Поскольку последовательность нулей и единиц на выходах регистра 8, котора уг;равл ет сдвигом кода в регистре 1, представл ет собой псевдослучайную последовательность (с равными веро тО
) , то
нocт м по влени
и
перемешивание единиц в регистре 1 будет происходить в случайном пор дке и на выходах будут формироватьс псевдослучайные кодовые комбинации посто нного веса, причем математическое
1
в двоичной
ожидание по влени
последовательности на выходе любого разрада регистра 1 будет равно величне -рг Р - вес кода, an- число разр дов регистра 1.
Вес кодов, формируемых на регистре 1 можно измен ть без остановки, в процессе работы устройства с помощью блока задани веса кода 12. Дл этого необходимое число импульсов {единиц) подаетс на вход блока 12 по шине 13 в случае i вeличeни веса или по шине 14 в случае уменьшени веса генерируемых кодов.
Генератор может быть использован в качестве датчика входных наборов в системах автоматического синтеза тестов дл сложных логических схем. При этом в р де методов поиска контролирующих тестов такие свойства, ка
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772447623A SU696510A1 (ru) | 1977-01-27 | 1977-01-27 | Генератор псевдослучайных кодов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772447623A SU696510A1 (ru) | 1977-01-27 | 1977-01-27 | Генератор псевдослучайных кодов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU696510A1 true SU696510A1 (ru) | 1979-11-05 |
Family
ID=20693651
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772447623A SU696510A1 (ru) | 1977-01-27 | 1977-01-27 | Генератор псевдослучайных кодов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU696510A1 (ru) |
-
1977
- 1977-01-27 SU SU772447623A patent/SU696510A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4312068A (en) | Parallel generation of serial cyclic redundancy check | |
US4498174A (en) | Parallel cyclic redundancy checking circuit | |
US3924181A (en) | Test circuitry employing a cyclic code generator | |
US4553090A (en) | Method and apparatus for testing a logic circuit using parallel to serial and serial to parallel conversion | |
KR920005171A (ko) | 테스트 모드 진입을 위한 연속적으로 클럭크된 호출 코드들을 가진 반도체 메모리 | |
US4713605A (en) | Linear feedback shift register for circuit design technology validation | |
JPS6232511B2 (ru) | ||
JPH022173B2 (ru) | ||
SU696510A1 (ru) | Генератор псевдослучайных кодов | |
US3787669A (en) | Test pattern generator | |
US3056108A (en) | Error check circuit | |
JPS59122972A (ja) | 論理回路試験装置 | |
US3323111A (en) | Distortion signal generator | |
SU551573A1 (ru) | Устройство дл испытани логических блоков | |
SU1691841A1 (ru) | Устройство дл контрол цифровых объектов | |
SU742910A1 (ru) | Генератор псевдослучайных двоичных последовательностей | |
US3092807A (en) | Check number generator | |
SU1229970A1 (ru) | Устройство дл определени достоверности передачи бинарной информации | |
SU951301A1 (ru) | Генератор псевдослучайных кодов | |
SU1037261A1 (ru) | Устройство дл контрол цифровых блоков | |
SU1061275A1 (ru) | Устройство дл исправлени одиночных и обнаружени многократных ошибок | |
SU951318A2 (ru) | Имитатор дискретного канала св зи | |
SU1191911A1 (ru) | Устройство дл контрол цифровых узлов | |
SU1476473A1 (ru) | Устройство дл формировани тестовых воздействий | |
SU824178A1 (ru) | Генератор потоков случайных событий |