SU515154A1 - Буферное запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к запоминающим устройствам.

Известное буферное запоминающее устроство , содержащее матрицу оперативной пам ти , информационные входы и выходы которой через элементы И подключены соответственно к выходам и входам входного и выходного регистров, счетчики адресов записи и считывани , соединенные с блоком управлени , дещифратор адреса, подключенный к матрице оперативной пам ти, характеризуетс  большими аппаратурными затратами .

Дл  упрощени  предлагаемое устройство содержит генератор импульсов, выходы которого подключены к блоку управлени , элементы ИЛИ по числу разр дов счетчиков , дополнительные элементы И, информационные входы которых подключены к выхсдам соответствующих счетчиков, управл ющие входы - к блоку управлени , а выходы - к входам соответствующих элементов ИЛИ, выходы которых соединены с входами дещифратора адреса.

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2-временные диаграммы, по сн ющие его работу.

Буферное запоминающее устройство содержит блок управлени  1, генератор импульсов 2, входной регистр 3, элементы И 4, матрицу оперативной пам ти 5, элементы И 6, выходной регистр 7, счетчики адресов записи 8 и считывани  9, дополнительные элементы И 10 и 11, элементы ИЛИ 12 по числу разр дов счетчиков 8 и 9, дешифратор адреса 13.

Выходы генератора импульсов 2 подключены к блоку 1.

Информационные входы и выходы матрицы оперативной пам ти 5 подключены соот ветственно к выходам и входам регистров 3 и 7 через элементы И 4 и 6,

Claims (1)

1. Информационные выходы счетчиков 8 и 9 подключены к входам элементов ИЛИ 12 через элементы И 10 и 11 соответственно , к управл ющим входам входам групп элементов И 10 и 11 подключены выходы блока 1, форсирующего стробируюшие сигналы У У . Выходы элементов ИЛИ 12 подключены к входам дешифратора адреса Устройство работает следующим образо При поступлении одного из сигналов У У код с выхода соответствующего счетчи ка поступает на дешифратор адреса 13, вы ходы которого соединены с адресными щинами матрицы оперативной пам ти 5, При возбуждении соответствующих адресных шин матрицы обеспечиваетс  обращение к к матрице 5 по выбранному адресу. Генератор импульсов 2 непрерывно вырабатывает последовательности импульсов записи и считывани , частотой F и F ( F F ), разнесенные по времени. Блок управлени  1 формирует сигналы 1 - 5Операции записи и считывани  осущест вл ютс  асинхронно по сигналам ЗП и СЧ, поступающим от источника и приемника со общений соответственно (на чертеже не по казаны). Совмещение во времени операций запиен и считывани  достигаетс  за счет следующих соотношений между длительности- ми асинхронных сигналов ЗП, СЧ и ггареметрами последовательностей импульсов записи и считывани : .. При любых фазовых соотношени х между сигналами ЗП и СЧ в течение длительности любого из этих сигналов можно выделить один целый импульс записи У и ОДИН целый импульс считывани , разнесенные во впемени. Таким образом, даже при совпадении по фазе сигналов ЗП и СЧ (со мещение операции) за счет разнесени  во времени импульсов записи и считывани  обе операции будут выполнены. Импульсом У стробируетс  запись слова , считываемого из матрицы 5 в регистр. Из вьщеленных импульсов У , У формируют разр дные стробы записи У и тактовые импульсы У , У счетчиков 8, 9 соответственно. Кроме того, импульсы У , У используютс  в качестве адресных стробов . Блок управлени  1 формирует сигнал X , уведомл ющий приемник о наличии в устройстве хот  бы одного слова, а также сигнал X , уведомл ющий источник информации о том, что устройство готово прин ть очередное слово. Формула изобретени  Буферное запоминающее устройство, содержащее матрицу оперативной пам ти, информационные входы и выходы которой через элементы И подключены соответственно к выходам и входам входного и выходного регистров, счетчики адресов записи и считывани , соединенные с блоком управлени , дешифратор адреса, подключенный к матрице оперативной пам ти, отличающеес  тем, что, с пелью упрощени  устройства, оно содержит генератор импульсов , выходы которого подключены к блоку управлени , элементы ИЛИ по числу разр -. дов счетчиков, дополнительные элементы И, информационные входы которых подключены к выходам соответствующих счетчиков, управл ющие входы - к блоку управлени , а выходы - к входам соответствующих элементов ИЛИ, выходы которых соединены с входами дешифратора адреса.