SU1674252A1

SU1674252A1 - Запоминающее устройство с резервированием

Info

Publication number: SU1674252A1
Application number: SU894630708A
Authority: SU
Inventors: Александр Владимирович Ашихмин; Владимир Николаевич Кондращенко
Original assignee: Воронежский Политехнический Институт
Priority date: 1989-01-02
Filing date: 1989-01-02
Publication date: 1991-08-30

Abstract

Изобретение относитс к вычислительной технике и может использоватьс в системах обработки информации. Целью изобретени вл етс повышение выхода годных микросхем пам ти. Устройство содержит (K + 1) матриц пам ти 1, две из которых вл ютс резервными, N дешифраторов адреса строк 2, N дешифраторов адреса столбцов 3, N преобразователей кода адреса строк 5, N преобразователей кода адреса столбцов 4, программируемую логическую матрицу 6, коммутаторы выходных 7 и входных 8 данных, коммутаторы резервных строк 9 и столбцов 10, селекторы адреса резервных строк 11 и резервных столбцов 12. Устройство позвол ет устранить многократные отказы при использовании резервных матриц пам ти, содержащих дефектные столбцы и строки. 2 ил.

Description

О vj 4Ьь Ю СЛ Ю

Изобретение относитс к вычислительной технике и может использоватьс в системах обработки информации.

Целью изобретени вл етс повышение выхода годных микросхем пам ти.

На фиг.1 показана структурна схема запоминающего устройства с резервированием; на фиг.2 - пример принципа работы запоминающего устройства с резервированием .

Устройство содержит матриц пам ти 1.1-1.N, N дешифраторов адреса строк 2.1-2.N и N дешифраторов адреса столбцов 3.1-3.N, N преобразователей кода адреса столбцов4.1-4.М, N преобразователей кода адреса строк 5.1-5.N, программируемую логическую матрицу 6(ПЛМ), коммутатор выходных данных, коммутатор 8 входных данных, первый 9.1 и второй 9.2 коммутаторы резервных строк, первый 10.1 и второй 10.2 коммутаторы резервных столбцов, се- лектор 11 адреса резервных строк и селектор 12 адреса резервных столбцов.

Принцип работы ЗУ с резервированием заключаетс в следующем.

Матрицы пам ти 1.1-1.N могут содер- жать дефектные столбцы, строки либо отдельные чейки, расположение которых определ етс предварительно при технологическом тестировании или тестировании запоминающего устройства операционной системой. Преобразователи кода адреса столбца 4.1-4.N и адреса строки 5.1-5.N представл ют собой, например, запоминающие устройства, на адресный вход которых поступают соответственно адреса столбца и строки, а содержимое чеек вл етс фактическим номером используемого столбца или строки матрицы пам ти. Если осуществл етс технологическое тестирование матриц пам ти, то преобразователи адреса могут представл ть собой посто нные запоминающие устройства, программируемые в процессе изготовлени кристаллов. При тестировании операционной системой в качестве преобразователей могут использоватьс ОЗУ, заполн емые в процессе тестировани . Блоки и св зи, необходимые дл занесени информации в преобразователи адресов в последнем случае , не принципиальны дл работы предла- гаемого устройства и на функциональной схеме не показаны. Объем дополнительной пам ти, необходимый дл хранени информации в преобразовател х адресов, мал по сравнению с объемом основных матриц па- м ти. Так, при объеме матрицы 256 Кбит ее размер 512 строк на 512 столбцов, необходимый объем дополнительной пам ти 9К, т.е. менее 4% основной пам ти.

Если суммарное количество дефектных строк во всех матрицах пам ти не превышает количества строк одной матрицы и суммарное количество дефектных столбцов во всех матрицах пам ти не превышает количества столбцов одной матрицы, то всегда путем преобразовани адресов строк и столбцов можно добитьс , чтобы по одному и тому же адресу было не более одной дефектной строки и не более одного дефектного столбца. Следовательно, после преобразовани адресов, максимальна кратность ошибки будет равна 2 (в одной матрице есть дефектна строка, в другой - дефектный столбец). Поэтому дл устранени дефектов достаточно иметь две резервные матрицы - матрицу резервных строк и матрицу резервных столбцов. Но при наличии одновременно дефектных строк и дефектных столбцов в резервных матрицах нельз просто перекоммутировать данные с основной матрицы на резервную, так как все равно будет существовать дефектна область (дефектные столбцы в матрице резервных строк и дефектные строки в матрице резервных столбцов). В то же врем в резервных матрицах можно выделить годные области , которые не принимают участи в сохранении данных. Это чейки пам ти, расположенные: в матрице резервных строк - по адресам чеек пам ти, образованных дефектными строками и столбцами в матрице резервных столбцов: в матрице резервных столбцов - по адресам чеек пам ти, образованных дефектными строками и столбцами в матрице резервных строк. Если адрес теперь подан так, что он попадает на дефектную строку в основной матрице и на дефектный столбец в матрице резервных строк, то можно поместить данные не в матрицу резервных строк, а в матрицу резервных столбцов. Аналогично можно поступить, когда поданный адрес попадает на дефектный столбец в основной матрице и на дефектную строку в матрице дефектных столбцов.

По сним все это на примере. Пусть после переадресации дефектные строки и столбцы расположены в матрицах пам ти, как показано на фиг.2 (штриховкой вправо дл каждой матрицы обозначены области дефектных строк, штриховкой влево - области дефектных столбцов). Если, например, по заданному адресу происходит обращение к 1-й области строк и к 3-й области столбцов, то возможна двойна ошибка, котора устран етс за счет переадресации данных от 1-й и 3-й матриц соответственно в матрицу резервных строк и матрицу резервных столбцов. Если, например, но заданному адресу происходит обращение к 1-й области строк и к 5-й области столбцов, то возможна однократна ошибка, котора должна бы устран тьс за счет переадресации данных от 1-й матрицы в матрицу резервных строк, но из-за дефектного столбца по этому адресу нужно поместить данные в область , показанную горизонтальной штриховкой в матрице резервных столбцов. Сделать это можно потому, что в эту область ни в каких других случа х нет необходимости помещать данные, так как в основных матрицах по этим адресам нет дефектов. Аналогично, если, например, происходит по заданному адресу обращение к 1-й области столбцов и к 6-й области строк, то возможна однократна ошибка, котора должна бы устран тьс за счет переадресации данных от 1-й матрицы в матрицу резервных столбцов. но из-за дефектной строки по этому адресу нужно поместить данные в область, показанную вертикальной штриховкой в матрице резервных строк.

Работа ЗУ с резервированием заключаетс в следующем.

Матрицы пам ти 1.1-1.N могут содержать дефектные столбцы, строки либо отдельные чейки, расположение которых определ етс предварительно при технологическом тестировании или тестировании запоминающего устройства операционной системой. Полученна информаци используетс преобразователем 5 кода адреса строк и преобразователем 4 кода адреса столбцов (как описано выше), а также дл прожига ПЛМ 6 (роль которой может выполн ть , например, ПЗУ). ПЛМ формируетс так, чтобы по данному адресу на первых J входах по вл лс код, равный номеру матрицы , содержащей дефектную строку, а на выходах J 2J-1 (нумераци начинаетс с нул ) - код, равный номеру матрицы, содержащей дефектный столбец. Данные, поступающие на вход ЗУ при отсутствии дефектов по заданному адресу, поступают через коммутатор 8 входных данных на входы данных основных матриц.

Если по заданному адресу есть дефектна строка и дефектный столбец, расположенные в матрицах основного накопител , то на выходах ПЛМ с 0-го по J - 1-й по вл етс код, равный номеру матрицы с дефектной строкой, а на выходах с J-ro по - код, равный номеру матрицы с дефектным столбцом. На выходе селекторов 11, 12 адреса будут не активные уровни, Следовательно , при записи данные от матрицы с дефектной строкой и от матрицы с дефектным столбцом будут помещатьс в N-ю и N-1-ю матрицы пам ти соответственно. При

чтении данные от матрицы с дефектной строкой и от матрицы с дефектным столбцом будут замещатьс на данные с N-й и N-1-й матриц пам ти соответственно.

Если по заданному адресу есть дефектна строка, расположенна в матрицах основного накопител , и дефектный столбец в матрице резервных строк 1 .N-1, то на выходах ПЛМ с 0-го по J-1-й по вл етс код, равный номеру матрицы с дефектной стро0 кой, а на выходах с J-ro по - код, равный N-1 (матриц резервных строк). На выходе селектора 11 адреса будет не активный уровень, а на выходе селектора 12 адреса столбцов - активный. Следовательно.

5 при записи данные от матрицы с дефектной строкой через коммутатор 8 входных данных и коммутатор 10.1 резервных столбцов будут помещатьс в матрицу 1.N пам ти. При чтении данные от матрицы с дефектной

0 строкой через коммутатор 9.2 резервных строк и коммутатор 7 выходных данных будут замещатьс на данные с матрицы 1.N пам ти.

Если по заданному адресу есть дефект5 ный столбец, расположенный в матрицах основного накопител , и дефектна строка в матрице резервных строк 1.N, то на выходах ПЛМ с 0-го по J-1-й по вл етс код, равный N (матрица резервных столбцов), а

0 на выходах с J-ro no 2J-1-U - код. равный номеру матрицы с дефектным столбцом. На выходе селектора 11 адреса будет активный уровень, а на выходе селектора 12 адреса столбцов - не активный. Следовательно.

при записи данные от матрицы с дефектной строкой через коммутатор 8 входных данных и коммутатор 9.1 резервных строк будут помещатьс в матрицу 1.N-1 пам ти. При чтении данные от матрицы с дефектной

0 строкой через коммутатор 10.2 резервных столбцов и коммутатор 7 выходных данных будут замещатьс на данные с матрицы 1N пам ти.

Дефекты отдельных чеек дешифрато5 DOB строк, дешифраторов столбцов могут быть приравнены к дефектам строк или столбцов и устран тьс аналогичным образом .

Устройство имеет возможность устра0 н ть многократные ошибки и использовать в качестве резервных накопителей матрицы пам ти, содержащие как дефектные строки, так и дефектные столбцы.

Claims

Формула изобретени

5Запоминающее устройство с резервированием , содержащее К матрицу пам ти, где К - число разр дов, одна из которых вл етс резервной, К дешифраторов адреса строк и К дешифраторов адреса столбцов , выходы которых соединены с адресными входами строк и столбцов соответствующих матриц пам ти, программируемую логическую матрицу, входы которой вл ютс адресными входами строк и столбцов устройства , коммутатор входных данных, К-1 информационных выходов которого соединены с входами данных соответствующих матриц пам ти, выходы данных которых соединены с соответствующими информационными входами коммутатора выходных данных, информационные выходы которого вл ютс информационными выходами устройства , информационные входы коммутатора входных данных вл ютс информационными входами устройства, о т- личающеес тем, что, с целью повышени выхода годных микросхем пам ти, в него введены дополнительные резервна матрица пам ти, дешифратор адреса строк и дешифратор адреса столбцов, выходы кос торых соединены соответствен но с адресными входами строк и столбцов дополнительной резервной матрицы пам ти , К+1 преобразователей кода адреса строк. К+1 преобразователей кода адреса столбцов, первый и второй коммутаторы резервных строк, первый и второй коммутаторы резервных столбцов, селектор адреса резервных строк, селектор адреса резервных столбцов, входы преобразователей кода адреса строк объединены и соединены с адресными входами строк программируемой логической матрицы, адресные входы

столбцов которой соединены с входами преобразователей кода адреса столбцов, выходы которых соединены с входами соответствующих дешифраторов адреса

столбцов, выходы преобраэоаателей кода адреса строк соединены с входами соответствующих дешифраторов адреса строк, К-й и(К+1)-й информационные выходы коммутатора входных данных соединены с информационными входами первого коммутатора резервных строк и первого коммутатора резервных столбцов, информационные выходы которых соединены соответственно с входами данных первой и дополнительной

резервных матриц пам ти, выходы данных которых соединены с информационными входами второго коммутатора резервных строк и второго коммутатора резервных столбцов, информационные выходы которых соединены соответственно с К-м и(К-1)- м информационными входами коммутатора выходных данных, управл ющие входы первого коммутатора резервных строк и второго коммутатора резервных столбцов

соединены с выходами селектора адреса резервных строк, управл ющие входы первого коммутатора резервных столбцов и второго коммутатора резервных строк соединены с выходами селектора адреса резервных

столбцов, управл ющие входы коммутаторов входных и выходных данных соединены соответственно с входами селекторов адреса резервных строк и столбцов и с выходами программируемой логической матрицы.