SU1672453A1 - Тестопригодное логическое устройство - Google Patents
Тестопригодное логическое устройство Download PDFInfo
- Publication number
- SU1672453A1 SU1672453A1 SU884609590A SU4609590A SU1672453A1 SU 1672453 A1 SU1672453 A1 SU 1672453A1 SU 884609590 A SU884609590 A SU 884609590A SU 4609590 A SU4609590 A SU 4609590A SU 1672453 A1 SU1672453 A1 SU 1672453A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- elements
- inputs
- input
- groups
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл построени легкотестируемой цифровой аппаратуры. Цель изобретени - упрощение тестировани логического устройства относительно константных отказов "-О". Устройство содержит две группы по N элементов И, группу из (N + 1)-го элементов И, две группы по N элементов ИЛИ, два диагностических входа, три группы информационно-диагностических входов, группу информационных выходов, два диагностических выхода. 1 ил.
Description
Изобретение относитс к вычислительной технике и может быть использовано в конструкции программируемых логических интегральных схем.
Цель изобретени - упрощение тестировани относительно константных отказов
На чертеже приведена структура тестопригодного логического устройства .
Устройство содержит первую 1 и вторую 2 группы N элементов И, третью группу 3 (N+1) элементов И, первую 4 и вторую 5 группы N элементов ИЛИ, 6-13 - входы-выходы„
Путем выборочного разрыва соединений в местах, отмеченных на чертеже кроетиками, устройство может настраиватьс на реализацию произвольного конечного автомата с парафазным ко- дирозаниим входных символов0 Устройство тестируетс по таблице следующим образом.
сл С
о
х| N5 N СЛ 00
Продолжение таблицы
В течение интервала времени, обхватывающего такта 1 и 2, на вход 9 подаетс последовательность 1, а на остальные входы - константы, кото рые в случае исправности устройства обеспечивают прохождение последовательности на-выход 12 по пути, проход щем через выходы и первые входы элементов группы 3 и 4„ В течение интервала времени, обхватывающего такты 3-5, на вход 11 подаетс последовательность 1 0 1, а на остальные входы - константы, которые в случае исправности устройства обеспечивают прохождение последовательности на выход 1 по пути, проход щем через выходы и вторые входы элементо группы 3, а также выходы и первые входы элементов группы 5. Если устроство имеет константные ( отказы 0,, то указанные последовательности не проход т на выходы ни по указанным, нк по каким-либо другим пут м
Claims (1)
- Формула изобретениТестопригодное логическое устройство , содержащее две группы N элементов И, третью группу (N+1) элементов И9 две группы N элементов ИЛИ, о т - личающеес тем, что, с целью упрощени тестировани относительно константных отказов Ј0, перва группа информационно-диагностческих входов устройства соединена с первыми группами входов элементов И первой и второй групп и группами входов элементов И третьей группы, втора группа информационно-диагностических входов устройства соединена с входами элементов И первой группы, треть группа информационно-диагнос500 505 0тических входов устройства соединена с входами элементов И второй группы, первый вход первого элемента И третьей группы вл етс первым диагностическим входом устройства,, выход первого элемента И третьей группы соединен с первым диагностическим выходом устройства и первым входом первого элемента ИЛИ первой группы, второй вход последнего элемента И третьей группы вл етс вторым диагностическим входом устройства, выход последнего элемента И третьей группы соединен с вторым диагностическим выходом устройства и первым входом последнего элемента ИЛИ второй группы, первый вход (j+1)ro элемента И третьей группы (j 1, 2, „„о, N) соединен с выходом j-ro элемента ИЛИ первой группы, второй вход j-ro элемента И третьей группы соединен с выходом j-ro элемента ИЛИ второй группы, выход j-ro элемента И третьей группы, кроме первого , соединен с первым входом j-ro элемента ИЛИ первой группы и первым входом (j-l)-ro элемента ИЛИ второй группы, выход j-ro элемента И первой группы соединен с вторым входом j-ro элемента ИЛИ второй группы, втора группа входов j-ro элемента И первой группы соединена с выходами первых j элементов ИЛИ второй группы, выход j-ro элемента И второй группы соединен с вторым входом j-ro элемента ИЛИ первой группы, втора группа входов ;j-ro элемента И второй группы соединена с выходами последних (N-j+1) элементов ИЛИ первой группы, выходы элементов ИЛИ второй группы соединены с третьими группами входов элементов И второй группы и группой информационных выходов устройства.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884609590A SU1672453A1 (ru) | 1988-11-24 | 1988-11-24 | Тестопригодное логическое устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU884609590A SU1672453A1 (ru) | 1988-11-24 | 1988-11-24 | Тестопригодное логическое устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1672453A1 true SU1672453A1 (ru) | 1991-08-23 |
Family
ID=21411217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU884609590A SU1672453A1 (ru) | 1988-11-24 | 1988-11-24 | Тестопригодное логическое устройство |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1672453A1 (ru) |
-
1988
- 1988-11-24 SU SU884609590A patent/SU1672453A1/ru active
Non-Patent Citations (1)
| Title |
|---|
| Соменци Ф, , Бай С. Обнаружение неисправностей в программируемых логических матрицах // ТИИЭР. т:., 5, If 5, 1986, с, 48, -Патент US № 4293919, кл, G 06 F 7/48, опубл. 1981. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5570375A (en) | IEEE Std. 1149.1 boundary scan circuit capable of built-in self-testing | |
| US6701476B2 (en) | Test access mechanism for supporting a configurable built-in self-test circuit and method thereof | |
| US5502731A (en) | Delay test coverage without additional dummy latches in a scan-based test design | |
| EP0240719B1 (en) | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit | |
| JPS6134173B2 (ru) | ||
| KR880003247A (ko) | 반도체 집적회로장치 | |
| KR900019188A (ko) | 시험 방법, 시험회로 및 시험회로를 갖는 반도체 집적회로 | |
| KR960032501A (ko) | 반도체 집적 회로 장치에 사용하는 스캔 테스트 회로 | |
| SU1672453A1 (ru) | Тестопригодное логическое устройство | |
| CA2135680C (en) | Method and apparatus for controlling the testing of a plurality of systems via a boundary-scan port during testing | |
| JPH0474977A (ja) | 半導体集積回路 | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| JPWO2006087844A1 (ja) | 配線の接続状態検査装置 | |
| EP0950192A1 (en) | Core test control | |
| US5426649A (en) | Test interface for a digital circuit | |
| EP0196152A3 (en) | Testing digital integrated circuits | |
| US20050204217A1 (en) | Identical core testing using dedicated compare and mask circuitry | |
| US6243843B1 (en) | Post-mission test method for checking the integrity of a boundary scan test | |
| JPS59175133A (ja) | 論理集積回路 | |
| SU1578715A1 (ru) | Тестопригодное цифровое устройство | |
| US20030149926A1 (en) | Single scan chain in hierarchiacally bisted designs | |
| SU1765817A2 (ru) | Тестопригодное логическое устройство | |
| JPS5583944A (en) | Diagnosis system for logic device | |
| SU1203710A1 (ru) | Самопровер емый тестер дл кода 3 из 8 | |
| JPH03122579A (ja) | 半導体集積回路 |