SU1665529A1

SU1665529A1 - Устройство дл передачи и приема данных

Info

Publication number: SU1665529A1
Application number: SU894715148A
Authority: SU
Inventors: Анатолий Иванович Сурнин
Original assignee: Коми Научный Центр Уральского Отделения Ан Ссср
Priority date: 1989-07-05
Filing date: 1989-07-05
Publication date: 1991-07-23

Abstract

Изобретение относитс к технике св зи и может быть использовано при построении приемопередатчиков широтно-импульсной манипул ции. Цель изобретени - повышение пропускной способности при обмене информацией. Устройство дл передачи и приема данных содержит генератор 1 тактовых импульсов, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов, счетчики 5, 11, 29, дешифраторы 6, 12, 30, RS-триггеры 7, 13, 15, триггер 8 "Буфер заполнен", первый, второй элементы ИЛИ 9, 22, блоки 10, 14, 16, 18, 28 задержки, блок 17 потребител информации, регистры 19, 24 сдвига, D-триггеры 20, 31, 33, элементы И 21, 27, источник 23 информации, делители 25, 34 частоты, мультиплексоры 26, 32, формирователь 35 коротких импульсов. Цель изобретени достигаетс введением третьего элемента ИЛИ. Благодар более быстрому сбросу в "0" RS-триггера 7 по переднему фронту импульса с выхода триггера 8 и задержке записи информации о готовности к приему в D-триггер 33 изменение выбора импульсов серии Т1, Т3 мультиплексором 26 происходит в процессе формировани их паузы. 1 ил.

Description

О

о ел

01

ю ю

Изобретение относитс к технике св зи и может быть использовано при построении приемопередатчиков широтно-импульсной манипул ции.

Цель изобретени - повышение пропускной способности при обмене информацией .

На чертеже изображена структурна электрическа схема предлагаемого устройства .

Устройство содержит генератор 1 тактовых импульсов, усилитель 2, фильтр 3 нижних частот, формирователь 4 пр моугольных импульсов , первый счетчик 5, первый дешифратор 6, первый RS-триггер 7, триггер 8 Буфер заполнен, первый элемент ИЛИ 9, второй блок 10 задержки, второй счетчик 11, второй дешифратор 12, второй RS-триггер 13, первый блок 14 задержки, третий RS- триггер 15, третий блок 16 задержки, блок 17 потребител информации, четвертый блок 18 задержки, первый регистр 19 сдвига , второй D-триггер 20, второй элемент И 21, второй элемент ИЛИ 22, источник 23 информации, второй регистр 24 сдвига, первый делитель 25 частоты, первый мультиплексор 26, первый элемент И 27, п тый блок 28 задержки, третий счетчик 29, третий дешифратор30,третий О-триггер31, второй мультиплексор 32, первый D-триггер 33, второй делитель 34 частоты, формирователь 35 коротких импульсов, третий элемент ИЛИ 36.

Устройство работает следующим образом .

Делитель 24 частоты, работающий от генератора +1, формирует при последовательности импульсов разной длительности Т1 Т2 ТЗ, поступающие на входы мультиплексора 26.

Формирователь 35 коротких импульсов вырабатывает последовательность импульсов , совпадающих по времени с отрицатель- ными перепадами выходного сигнала, длительностью (короче самой короткой паузы между импульсами) этой последовательностью производитс сброс делител 25 частоты дл получени импульсов со скважностью 0,5. Отрицательным перепадом импульса с выхода формировател 35 производитс запись информации о готовности к приему в D-триггер 33.

Данные от источника 23 в параллельном коде записываютс в регистр 24. Строб сопровождени данных устанавливает в О счетчик 29. Очередным перепадом (отрицательным ) с соответствующего выхода делител 25 частоты D-триггер 31 устанавливаетс в состо ние, при котором сигнал с выхода блока 28 разрешает через элемент И 21 выполнение сдвига в регистре 24 и счет числа переданных бит счетчиком 29. Кроме этого, на управл ющих входах мультиплексоров 26 и 32 устанавливаетс значение сигналов,

обеспечивающих формирование импульсов длительностью Т1 и Т2. Далее происходит сдвиг по каждому фронту заднему импульсов с выхода мультиплексора 26 в регистре 24 сдвига. В зависимости от значени оче0 редного бита формируетс импульс длительностью Т1 или Т2. По окончании передачи происходит изменение значени сигнала на выходе дешифратора 30 и установка D-триггера 31 в состо ние, обеспечи5 вающее передачу комбинации импульсов длительностью Т1 и ТЗ или только импульсов синхронизации длительностью ТЗ, прекращение сдвига информации в регистре 24 сдвига и счета импульсов счетчиком 29. Со0 став комбинации импульсов синхронизации (если дополнительно передают только один бит) длительностью Т1 и ТЗ или ТЗ зависит от состо ни D-триггера 33. Длительность импульсов при этом (Т1 и ТЗ) определ етс

5 значением сигналов на выходе делител 34 и на выходе D-триггера 33, соединенного с элементом И 27.

Дл продолжени передачи записываютс новые данные из источника 23 в ре0 гистр 24 сдвига. От состо ни D-триггера 33 и значени сигнала на выходе делител 34 частоты на два (через элемент И 27) завись формирование дополнительного бита в виде импульса длительностью Т1 или импуль5 са синхронизации ТЗ. Дл увеличени пропускной способности устройства при формировании импульса синхронизаци ТЗ от делител 25 частоты синхронизируетс делитель 34 частоты. В нем устанавливаетс

0 состо ние, обеспечивающее формирование импульса ТЗ независимо от состо ни триггера 33. Благодар этому группа импульсов синхронизации может состо ть из одного импульса.

5Входной аналоговый сигнал линии св зи

через усилитель 2, фильтр 3 и формирователь 4 поступает на блоки 5, 11 и 19, Импульс, поступающий на установочный вход счетчика 11, разрешает начать измерение его длитель0 ности путем подсчета импульсов с выхода генератора 1. В зависимости от длительности входных импульсов с помощью дешифратора 12 устанавливаютс в 1 триггеры 13 и 15. если длительность импульса ТЗ, то

5 оба триггера устанавливаютс в 1, а если Т2- то только триггер 13. По заднему фронту входного импульса происходит сдвиг данных в регистре 19. Необходима задержка обеспечиваетс блоком 14, Одновременно происходит счет числа прин тых бит счетчиком 5. Если прин ты хот бы два бита, то сигналом с второго выхода дешифратора 6 устанавливаетс в 1 триггер 7, что означает Приемник зан т. После приема всего пол данных с известным фиксированным числом бит устанавливаетс в 1 триггер 8 Буфер заполнен. С помощью элемента ИЛИ 9 формируетс сигнал К приему не готов, поступающий на D-вход D-триггера 33. Он запоминаетс по заднему отрицательному фронту импульса, поступающему на тактовый вход D-триггера 33 с выхода формировател 35. Сигнал Буфер заполнен с выхода триггера 8 через блок 10 поступает на вход регистра 19, запреща сдвиг в нем. Одновременно он поступает в блок 21, а также через элемент 36 ИЛИ сбрасывает в нуль RS-триггер 7. После считывани данных из регистра 19, блок 21 устанавливает триггер 8 в О. Состо ние сигнала Приемник зан т определ етс только блоком 17 через триггер 8.

При поступлении импульсов синхронизации передним фронтом импульса с выхода блока 16 через элемент ИЛИ 36 выполн етс дополнительный сброс RS-триггера 7 в нуль, установка в нуль счетчика 5 прин тых бит, занесение сигнала готовности к приему в D-триггер 20. Последнее происходит лишь при отсутствии сигнала на установочном входе D-триггера 20 и соответствует завершению передачи данных. Необходима задержка сигнала синхронизации обеспечиваетс блоками 16 и 18 Сигнал К передаче готов с выхода D-триггера 20 поступает на вход источника 23 дл занесени в регистр 24 новых данных в параллельном коде. После окончани входного импульса (во врем паузы ) происходит сброс RS-григгеров 13 и 15 и прекращение счета счетчиком 11.

Готовность у абонента, наход щегос на приеме данных с линии св зи определ етс по числу прин тых дополнительных бит в поле сообщени при фиксированном числе бит в поле данных. Если число бит в поле данных 8 или 0 (при отсутствии информации ), то при заданном числе дополнительных бит, равном единице, общее число бит в поле сообщени может быть следующим: 0,1,8,9 Соответственно информаци о количестве дополнительных бит, заносима в D- триггер 20 через элемент ИЛИ 22, зависит от значени сигнала на соответствующих выходах дешифратора 6.

Благодар более быстрому сбросу в нуль RS-триггера 7 по переднему фронту импульса с выхода триггера 8 и задержке записи информации о готовности к приему в D-триггер 33 изменение выбора импульсов серии Т1, ТЗ мультиплексором 26 происходит в процессе формировани их паузы. Это ускор ет передачу сигналов квитировани (готовности) и в конечном счете повышает пропускную способность устройства.

Ф о р м у л а и з о б р е т е н и

Устройство дл передачи и приема данных , содержащее последовательно соединенные усилитель, фильтр нижних частот, формирователь пр моугольных импульсов,

0 первый счетчик, первый дешифратор, первый RS-триггер, первый элемент ИЛИ, первый D-триггер и первый элемент И, последовательно соединенные второй счетчик , второй дешифратор, второй RS-триггер,

5 первый блок задержки, первый регистр сдвига, блок потреб ел информации, триггер Буфер заполнен и второй блок задержки , выход которого соединен с вторым входом блока потребител информации и

0 вторым входом первого регистра сдвига, второй выход второго дешифратора через последовательно соединенные третий RS- триггер и третий блок задержки соединен с вторым входом первого счетчика и первым

5 входом второго D-триггера, второй вход которого соединен с выходом четвертого блока задержки, вход которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены соответ0 ственно с вторым и третьим выходами первого дешифратора, четвертый аыход которого соединен с вторым триггера Буфер заполнен, выход которого соединен с вторым входом первого т

5 ИЛИ выход формировател пр моугольных импульсов соединен с первым входом вто- оого счетчика, вторыми входами второго и третьего RS-триггеров и третьим входом первого регистра сдвига, выход генератора

0 тактовых импульсов соединен с вторым входом второго счетчика и первым входом первого делител частоты первый второй и третий выходы которого соединены соответственно с первым, вторым и третьим входа5 ми первого мультиплексора четвертый вход которого соединен с первым выходом первого делител частоты, третий выход которого соединен с первым входом второго делител частоты и первым входом треть0 его D-триггера, выход которого через п тый блок задержки соединен с первым входом второго мультиплексора, выход которого соединен с п тым входом первого мультиплексора шестой вход которого, второй вход

5 второго делител частоты и первый вход второго элемента И соединены г выходом п того блока задержки, выход первого мультиплексора вл етс выходом устройства и соединен с вторым входом второго элемента И, третьим входом второго делител частоты и через формирователь коротких импульсов с вторым входом первого делител частоты, первый выход источника информации соединен с первым входом второго регистра сдвиге второй вход которого и первый вход третьего счетчика соединены с вторым выходом источника информации, ,выход второго элемента И соединен с третьим входом второго регистра сдвига, выход которого соединен с вторым входом второго мультиплексора , третий вход которого соединен с выходом первого элемента И, второй вход которого соединен с выходом второго делител частоты, выход второго элемента Йсоеди- нен с вторым входом третьего счетчика,

0

5

выход которого соединен с входом третьего дешифратора,1 выход которого соединен с третьим входом второго D-триггера и вторым входом третьего D-триггера, отличающеес тем, что, с целью повышени пропускной способности при обмене информацией , введен третий элемент ИЛИ, первый вход которого соединен с выходом триггера, Буфер заполнен, второй вход-с выходом третьего блока задержки, а выход - с вторым входом первого RS-триггера, причем выход второго D-триггера соединен с входом источника информации, а выход формировател коротких импульсов соединен с вторым входом первого D-триггера.

Claims

Формула изобретения

Устройство для передачи и приема данных, содержащее последовательно соединенные усилитель, фильтр нижних частот, формирователь прямоугольных импульсов, первый счетчик, первый дешифратор, первый RS-триггер, первый элемент ИЛИ, первый D-триггер и первый элемент И, последовательно соединенные второй счетчик, второй дешифратор, второй RS-триггер, первый блок задержки, первый регистр сдвига, блок потребителя информации, триггер Буфер заполнен и второй блок задержки, выход которого соединен с вторым входом блока потребителя информации и вторым входом первого регистра сдвига, второй выход второго дешифратора через последовательно соединенные третий RSтриггер и третий блок задержки соединен с вторым входом первого счетчика и первым входом второго D-триггера, второй вход которого соединен с выходом четвертого блока задержки, вход которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого соединены соответственно с вторым и третьим выходами первого дешифратора, четвертый выход которого соединен с вторым входом триггера Буфер заполнен, выход которого соединен с вторым входом первого элемента ИЛИ. выход формирователя прямоугольных импульсов соединен с первым входом второго счегчика, вторыми входами второго и третьего RS-триггеров и третьим входом первого регистра сдвига, выход генератора тактовых импульсов соединен с вторым входом второго счетчика и первым входом первого делителя частоты, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами первого мультиплексора, четвертый вход которого соединен с первым выходом первого делителя частоты, третий выход которого соединен с первым входом второго делителя частоты и первым входом третьего D-триггера, выход которого через пятый блок задержки соединен с первым входом второго мультиплексора, выход которого соединен с пятым входом первого мультиплексора, шестой вход которого, второй вход второго делителя частоты и первый вход второго элемента И соединены с выходом пятого блока задержки, выход первого мультиплексора является выходом устройства и соединен с вторым входом второго элемента. И, третьим входом второго делителя часΊ тоты и через формирователь коротких импульсов с вторым входом первого делителя частоты, первый выход источника информации соединен с первым входом второго регистра сдвига второй вход которого й первый 5 вход третьего счетчика соединены с вторым выходом источника информации, выход второго элемента И соединен с третьим входом второго регистра сдвига, выход которого соединен с вторым входом второго мультиплексора, третий вход которого соединен с выходом первого элемента И, второй вход которого соединен с выходом второго целителя частоты, выход второго элемента Йсоединен с вторым входом третьего Счетчика, выход которого соединен с входом третьего дешифратора, выход которого соединен с третьим входом второго D-триггера и вторым входом третьего D-триггера, отличающееся тем, что, с целью повышения пропускной способности при обмене информацией, введен третий элемент ИЛИ, первый вход которого соединен с выходом триггера, Буфер заполнен, второй вход-с выходом третьего блока задержки, а выход - с вторым входом первого RS-триггера, причем выход второго D-триггера соединен с входом источника информации, а выход формирователя коротких импульсов соединен с вторым входом первого D-триггера.