SU1640744A1 - Многоканальное резервированное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  использовани  в устройствах повышенной надежности, в частности дл  запоминающих устройств специализированных вычислительных машин. Целью изобретени   вл етс  повышение надежности устройства . Каждый канал многоканального резервированного запоминающего устройства содержит накопитель 1, блок 4 сравнени , блок 8 управлени , коммутатор 13, первую 14 и вторую 17 группы сумматоров по модулю два, регистр 15 и группу элементов И 16, Изобретение позвол ет повысить надежность устройства за счет введени  раздельного резервировани  на уровне одного бита. При отказе накопител  одного канала в устройстве осуществл етс  восстановление отказавших разр дов за счет сравнени  с информацией исправного канала. Если отказавшие разр ды по вл ютс  в нескольких каналах, то их восстановление осуществл етс  за счет введени  временной избыточности и дополнительной операции сравнени  с модифицированной информацией . 2 табл., 3 ил. сл с

Description

сь

4 О ч|

Ј

I J7 I и Я

ФигЛ

Изобретение относитс  к вычислительной технике и предназначено дл  использо- вани  в устройствах повышенной надежности, в частности дл  запоминающих устройств специализированных вычис- лительных машин.

Цель изобретени  - повышение надежности устройства.

На фиг. 1 представлена структурна  схема одного канала многоканального резерви- рованного запоминающего устройства; на фиг. 2 - структурна  съема трехканального резервированного запоминающего устройства; на фиг. 3 - схема блока управлени .

Каждый канал многоканального резер- вированного запоминающего устройства содержит накопитель 1, входы которого  вл ютс  информационными входами 2 канала , а выходы 3 накопител  1 соединены с входами первой группы блока 4 сравнени , состо щего из группы сумматоров 5 по модулю два и элементов ИЛ И 6, а входы второй группы  вл ютс  входами 7 блока 4 сравнени , блок 8 управлени , соединенный с выходами 9 и 10 и с входами 11 и 12 канала, коммутатор 13, первую группу сумматоров 14 по модулю два, регистр 15, группу элементов И 16, вторую группу сумматоров 17 по модулю два, выходы 18 которых  вл ютс  информационными выходами канала. Выхо- ды 19 коммутатора 13  вл ютс  выходами канала, вход 20 блока 8 управлени   вл етс  управл ющим входом канала, а выход 21 блока 8 управлени   вл етс  управл ющим выходом.

Резервированное трехканальное запо- минающее устройство (фиг. 2) имеет кольцевую структуру, причем выходы 19 каждого канала соединены с входами 7 последующего канала (отсчет ведетс  по направлению движени  часовой стрелки). Выходы 9 и 10 каждого канала соединены соответственно с входом 12 предыдущего и входом 11 последующего канала.

Блок 8 управлени , который соединен с управл ющим входом 20 канала и с после- дующим выходом 21 (фиг. 3), состоит из дешифратора 22, элемента И 23, элемента четырехвходовое ИЛИ 24, триггера 25, первого элемента 26 задержки и второго элемента 27 задержки, первого элемента ИЛИ 28, мажоритарного элемента 29 и второго элемента ИЛИ 30.

Резервированное запоминающее устройство работает следующим образом.

На входы 2 каждого канала поступает информаци  от соответствующего канала резервированной ЦВМ. С выходов 3 накопител  1 каждого канала информаци  поступает на блок 4 сравнени  и через коммутатор 13 поступает на вход 7 блока

сравнени  последующего канала. На вход блока 4 сравнени  одноименного канала поступает информаци  с выходов 19 предыдущего канала. Если во всех каналах информаци  одинакова, то на выходе блока 4 сравнени  каждого канала установитс  уровень Лог.О. При этом на входах регистра 15 и на входах элемента И 16 также установ тс  уровни Лог.О.

Сигналы См. Ci, Ci+i на входах блока управлени  каждого канала будут иметь уровень Лог.О11, что соответствует выходному набору 1 (табл. 1), При этом блок 8 управлени  сохранит сигнал 01 равным Лог.1 и сигнал 02 равным Лог.О. Таким образом, после прихода управл ющего сигнала, что соответствует установлению Лог 0 на входе 20 устройства, записи в регистр 15 не произойдет и коммутатор 13 останетс  в исходном состо нии. Через врем  задержки Ti будет сформирован выходной управл ющий сигнал в виде установки уровн  Лог.О на выходе 21 устройства. Этот сигнал сопровождает информацию на выходе 18, котора  пройдет через группу сумматоров по модулю два 17 без изменений.

Аналогичные действи  в исправном канале производ тс  при входном наборе 2 и 3 (табл. 1), что соответствует возникновению ошибки в одном из соседних каналов. При возникновении ошибки в накопителе одноименного канала на входах дешифратора 22 блока 8 управлени  данного канала будет сформирован набор 4 (табл. 1). При этом через врем  задержки т будет выдан сигнал Q2 в виде импульса положительной пол рности , который снимаетс  после сн ти  входного управл ющего сигнала. По сигналу 02 в регистр 15 канала будет занесен код с Лог.1 в позици х отказавших разр дов. Этот же код присутствует на выходах элемента И 16 и поступает на первые входы группы сумматоров 17 по модулю два. В результате на информационном выходе 18 канала произойдет инверси  тех разр дов, которые отличались от разр дов исправного предыдущего канала. Таким образом, в момент выдачи выходного управл ющего сигнала на выходах 18 присутствует восстановленна  информаци .

При возникновении ошибок в накопител х двух или трех каналов несравнение информации произойдет во всех блоках 4 сравнени , поэтому на входах См, Ci, CI-M блока 8 управлени  в каждом канале присутствуют все Лог.1. Выходы дешифратора 22 установ тс  в состо ние, соответствующее набору 5 (табл. 1). При этом через врем  задержки т регистр 25

ходе 3 дешифратора 22, а на выходе 02 сформируетс  сигнал записи в регистр 15. Уровень нЛог.1 на инверсном выходе триггера 25 заблокирует преждевременную выдачу выходного управл ющего сигнала при дальнейших переключени х. Информаци  с выхода 3 накопител  1 проходит через группу сумматоров 14 по модулю два, где проин- вертируютс  те разр ды, которые не сравнились в блоке 4 сравнени , и поступает на входы коммутатора 13. Через врем  задержки п + Т2 на выходе Qi формируетс  уровень Лог.О, по которому переключаетс  коммутатор 13, и с его выхода на блок 4 сравнени  последующего канала поступает модифицированна  информаци . На вход блока 4 сравнени  одноименного канала также поступает модифицированна  информаци  из предыдущего канала. В результате повторного сравнени  ее с информацией канала на входах элемента И 16 будет сформирован код с единицами в несравненных разр дах. На выходах элемента И 16 установ тс  Лог. Г в тех разр дах, которые не сравнились и при первом и при повторном сравнении. Полученна  маска, поступив на первые входы групп сумматоров 17 по модулю два, вызовет инверсию соответствующих разр дов на выходе 18. Таким образом, произойдет восстановление информации по принципу два из трех. Состо ни  входов и выходов блоков каналов на примере 4-разр дного слова приведены в табл. 2.

Технико-экономические преимущества предлагаемого устройства заключаютс  в увеличении времени безотказной работы устройства за счет уменьшени  масштаба резервировани  накопител  запоминающего устройства до уровн  одного бита.

Claims (1)

1. Формула изобретени  Многоканальное резервированное запоминающее устройство, содержащее в каждом канале накопитель, блок сравнени , блок управлени , коммутатор, информационные входы первой группы которого соединены с выходами накопител  и с входами- первой группы блока сравнени , выход которого соединен с вторым входом задани  режима блока управлени  последующего

   канала, с третьим входом задани  режима блока управлени  последующего канала и с первым входом задани  режима блока управлени  данного канала, второй и третий входы задани  режима которого соединены

   с выходами блоков сравнени  предь дущего и последующего каналов соответственно, первый выход блока управлени  соединен с управл ющим входом коммутатора, входы накопител   вл ютс  информационными

   входами данного канала устройства, отличающеес  тем, что, с целью повышени  надежности устройства, в каждый его какал введены группа элементов И, перва  и втора  группы сумматоров по модулю два, рагистр , входы которого соединены е выходами блока сравнени  и с входами первой группы элементов И группы, входы второй группы которых соединены с выходами регистра и с входами первой группы сумма

   торов по модулю два первой группы, входы второй группы которых соединены с выходами накопител  и с входами второй группы сумматоров по модулю два второй группы, входы первой группы которых соединены с

   выходами элементов И группы, выходы сумматоров по модулю два второй группы  вл ютс  информационными выходами канала, выходы сумматоров по модулю два первой группы соединены с информационными

   входами второй группы коммутатора, выходы которого соединены с входами второй группы блока сравнени  последующего канала , входы второй группы блока сравнени  соединены с выходами коммутатора предыдущего канала, вход синхронизации блока управлени   вл етс  управл ющим входом данного канала устройства и соединен с установочным входом регистра, вход синхронизации которого соединен с вторым

   выходом блока управлени , третий выход которого  вл етс  управл ющим выходом данного канала устройства.

   дважды несравнившиес  разр ды

   Т а б л и ц а 1

   Таблица2

   #.

   20

   Си, d Ct.,