SU1241250A1 - Адаптивна система обработки данных - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности к мультипроцессорным системам. Цель изобретени  - повышение надежности системы за счет автоматического восстановлени  функционировани  в режиме последовательной обработки. Поставленна  цель достигаетс  тем, что сигналы запросов и готовности от каждого процессора приход т в соответствующие блоки переключени  режимов, которые в.зависимости от режима обработки формируют цепочку обрабатывающих процессоров , мину  неисправные . Система содержит блок 1 пам ти за вок , .процессор 2, содержащий коммутатор 3-сигналов опроса, блок 4 выполнени  операций, элемент 5 ИЛИ, блок 6 переключени  режимов, элемент 7 ИЛИ элементы 8-11 И. 2 з.п. ф-лы, 9 ил. i (Л Фиг.1

Description

1 Изобретение относитс  к вычислительной технике, в частности к мультипроцессорным .системам, автоматически перестраивающим свою структуру в зависимости от заданных способов обработки данных и от отказов отдельных процессоров , и может быть применено в измерительно-вычислительных комплексах, в системах автоматизации испытаний и контрол  сложных объек- тон, в автоматизированных системах управлени  технологическими процессами и в других подобных системах, имеющих высокую живучесть.

Цель изобретени  - повышение на- дежности системы путем автоматического восстановлени  функционировани  в режиме последовательной обработки.

На фиг. 1 представлена схема сие- темы; на фиг. 2 - схемы блока вьшол- нени  операций, коммутатора сигналов опроса и блока переключени  режимов команд блока выполнени  операций; на фиг. 3 - состав магистрали передачи сигналов; на фиг. Д - схема узла пам ти; на фиг.5 - схема арифметико-логического узла, временна  диаграмма и система микрокоманд; на фиг,6 - схема узла обмена, временна  диаграмма и система микрокоманд; на фиг.7 - схема узла подключени  магистрали; на фиг. 8 - 10 - бпок-схе- ма алгоритмов,

Система содержит блок 1 пам ти за вок, процессоры 2, коммутатор 3 сигналов опроса, блок 4 выполнени  операций, элемент 5 ИЛИ, блок 6 переключени  режимов, элемент 7 ИЛИ,

- , ,м. л t J -4ii.

реключени  режимов, элемент 7 ИЛИ, элементы 8-11 И, магистраль 12 передачи сигналов, вход 13 задани  режим системы, счетчик 14 команд, дешифратор 15, арифметическо-логический узел 16, узел -17 обмена, узел 18 подключени  магистрали, сигналы 19 управлени , шина 20 команд, узел пам ти 21, св зь 22 сигнала захвата, магистраль 23 приема, св зь 24 сигнала разрешени  захвата, св зи 25 и 26 сигналов исполнени , элементы 27 и 28 И, вход 29 разрешени , .элементы 30 - 32 И, элемент 33 ИЛИ, задающий вход 34, шину 35 адреса, шину 36 данных , магистраль 37 выдачи, вход 38 запроса захвата, выход 39 ответа, ма гистраль 40 запроса, магистраль 4 зан тости, узел 42 пам ти, регистры 43 и 44 адреса, узел 45 приема передачи , регистр 46, узел 47 регистров

5

5

0 5 0

5

2502

общего назначени , сумматор 48, сдви- гатель 49, регистр 50 состо ни , элемент 5 коммутации, регистр 52 микрокоманд ,, дешифратор 53 микрокоманд, формирователь 54 синхроимпульсов, св зь 55 сигнала выдачи, св зь 56 входного сигнала выдачи, св зь 57 сигнала приема, св зь 58 входного сигнала приема, св зь 59 сигнала - включени  элемента приема-передачи, элементы 60 и 61 приема-передачи, элементы 62 и 63 коммутации, коммутатор 64, регистр 65, регистр 66 микрокоманд , дешифратор 67 микрокоманд, формирователь 68 синхроимпульсов, элемент 69 И, св зь 70 входного сигнала выдачи, св зь 71 входного сигнала приема, св зь 72 сигнала включени  элемента приема-передача элементы 73 -- 76 И, триггер. 77, элементы 78-79 коммутации и элементы 80 - 82 ИЛИ.

Система работает следующим обра-, зом,

При параллельном режиме обработки данн.ых, заданном наличием сигнала на входе 13 системы, запрос любого процессора 2 поступает через элемент 5 ИЛИ и через блоки 6 переключени  режимов (поскольку на задающий вход каждого из них поступает сигнал переключени  с выхода элемента 7 ИЛИ) и элеме 1ты 5 ИЛИ предыдущих процессоров 2 в блок 1 пам ти за вок.

Сигнал разрешени , вьщанный после этого блоком 1, проходит через це- . почку процессоров 2. При поступлении сигнала разрешени  в первый в этой цепочке процессор 2, выдавший запрос, дальнейшее прохождение сигнала разрешени  прекращаетс , а в этом процессоре 2 коммутатор 3 вьщает в блок 4 сигна/ начала работы. Данный процессор 2 считывает из блока 1 за вку и начинает ее обработку, одновременно сбрасыва  свой запрос и тем самым пропуска  сигнал разрешени  через коммутатор 3 и блок 6 переключени  режимов к последующему процессору 2. Если.последующий процессор 2 также выдал запрос, то следующа  за вка будет считана в него, в противном случае он пропустит:,сигнал разрешени  далее. В случае отказа блока 4 какого-либо процессора 2 тот не выдает запроса и тем caMfjiM выключает себ  из :процесса обработки, При этом коммутатор 3 и блок 6 переключении

режимов отказавшего процессора 2 остаютс  в рабочем состо нии и не преп тствуют прохождению через них сигналов запроса и разрешени  последующих процессоров 2 системы,

При последовательном режиме обработки данных, заданном отсутствием сигнала на входе 13, запрос любого процессора 2 поступает через элемент 5 ИЛИ в блок переключени  режимов только предыдущего процессора 2. После .частичной обработки за вки в пре- дьздущем процессоре 2 формируетс  сигнал обращени , поступающий из блока 4 через элемент 8 И в блок 6 переклю- чени  режимов, В этом режиме на задающий вход блока 6 переключени  режимов каждого процессора 2 (если он исправен) не поступает сигнал переключени  с выхода элемента 7 ИЛИ, по- этому при поступлении сигнала обращени  блок 6 переключени  режимов предыдущего процессора 2 выдает сигнал разрешени  в коммутатор 3 данного процессора 2, который включает блок сигналом начала работы. Данный процессор 2 считьгоает из предыдущего процессора 2 результаты частичной обработки за вки и продолжает ее обработку , одновременно сбрасыва  свой запрос. Закончий обработку, ол формирует сигнал обращени  к последующему процессору 2, а после передачи в него результатов частичной обработки за вки вновь выдает сигнал запроса к предыдущему процессору 2, Далее за вка аналогично последовательно передаетс  дл  обработки от одного процессора 2 к другому,

При неисправности блока 4 процес- сора 2 (любого, не  вл ющегос  пос- ледним.в цепи работающих процессоров сигнал отказа через элемент 7 ИЛИ переключает блок 6 переключени  режимов в режим, аналогичный параллельному режиму обработки, тем самым разреша  сквозное прохождение через отказав- щий процессор 2 сигналов запроса и разрешени  от последующего процессора 2 к предьздущему и наоборот, В этом случае результаты обработки части/ за вки от предыдущего исправного процессора 2 поступают в последующий исправный процессор 2, мину  отказавший процессор 2. Так как отказавший процессор 2 не выдает сигналов запроса и обращени , он автоматически выключаетс  из процессора обрабо тки, а,

5

10 15 20 25 зо

O 5 0 5

5

его функцию обработки части за вки при этом вьтолн ет последующий исправный процессор 2. Така  организаци  передачи функции отказавшихс  процессоров 2 на последующие исправные процессоры 2 приводит к сдвигу необработанных частей за вки в сторону последнего исправного процессо- ра 2.

На фиг.10 приведен алгоритм функционировани  системы с отказавшим процессором 2. .

Признаком последнего исправного / процессора 2  вл етс  наличие сигнала Последний исправный, поступающего в процессор 2 через .элемент 11 И на входы элементов 8 - 10 И в режиме- последовательной обработки (сигнал на входе 13 отсутствует,

Сигнал Последний исправный исправного процессора 2 запрещает прохождение через элемент 8 И сигнала обращени  в блок 6 переключени  режимов и разрешает его прохождение через элемент 9 И на вход продолже-- ни  блока 4, который, через элемент 81 ИЛИ (фиг, 2) соединен с первым сигналом 19 управлени , осуществл ющий выполнение команды перехода. По вление сигнала с входа продолжени  инициирует продолжение обработки оставшихс  частей за вки в данном процессоре 2.

Сигнал Последний исправньй посто нно включен на входе последнего в цепи процессора 2 системы, В случае его неисправности сигнал отказа разрешает прохождение сигнала Последний исправный через элемент 10 И на вход следующего (прьщьщущего) исправного процессора 2, передава  ему функции последнего исправного, и т.д. При такой организации перераспределени  функций между процессорами 2 система в последовательном режиме обработки сохран ет работоспособность при наличии хот  бы одного (любого ) исправного процессора 2,

Блок 4 выполнени  операций (фиг.2) работает по программам обработки, хран щимс  в узле 21, запрос к которому производитс  по адресу, сформированному в счетчике 14 команд .Команда , поступающа  из узла 21 по шине 20 команд, содержит 4-разр дный код операции, которьй передаетс  в дешифратор 15; 12-разр дный адрес перехода , который передает в счетчик 14

команд, или микрокоманду, котора  передаетс  дл  ныгюлнени  в узел 16 или 17,

Формирование адреса в счетчике 14 команд осуществл ет один из п ти сигналов: сигнал исполнени  по св зи 25 или сигнал исполнени  по св зи 26 увеличивает адрес на единицу при полнении операций в узле 16 или 17 соответственно; первый сигнал управлени  с выхода дешифратора 15 записывает адрес перехода с шикы 20 при выполнении команд безусловного перехода; второй сигнал управлени  запи- сывает из узла 17 или 16 начальный адрес программ обработки (или частичной обработки) за вки; третий сигнал управлени  модифицирует адрес сигналами состо ни  из узла 16 при выполнении команд условного перехода

При выполнении команды перехода дешифратор 15 одним из первых трех сигналов 19 управлени  записывает адрес перехода в счетчик 14 команд. При вьшолнении других команд дешифратор 15 четвертым и п тым сигналами управлени  включает соответственно узел 16 или 17. Затем включенный узел выполн ет операцию, заданную посту- пившей в него микрокомандой. По окончании операции включенный узел выдает через элемент 80 ИЛИ сигнал исполнени  на счетный вход счетчика 14 команд дл  увеличени  на единицу его содержимого.

Программы обработки за вок, помещенные в узел 215 имеет модульную структуру. Выбор соответствующей программы определ етс  кодом адреса обрабатьгоаемой за вки,  вл ющимс  идентификатором этой программы.

На фиг.8 показан алгоритм вьшолне- ни  программы блоком 4 и содержание разр дов кода за вки.

После выполнени  программы обработки за вки (или программы частичной обработки за вки при работе в последовательном режиме) производитс  определение исправности блока 4 путем выполнени  им тестовой программы (теста). В случае неисправности блока 4 он выдает сигнал отказаj поступающий в элементы 7 ИЛИ и 10 И. При правильном выполнении теста блок 4 вьщает сигнал обращени , если не обработана последн   часть за вки (при работе в последовательном режиме),

j Ю f5 0

5 о

Q

5

5

0 5

или сигнал запроса, если за вка обработана до конца. Сигнал обращени  поступает на элементы 8 и 9 И, сигнал запроса - в коммутатор 3 и элемент 5 ИЛИ. На фиг, 9 приведен алгоритм реакции системы на отказ.

Зан тие магистрали 12 блоком 4 . обеспечивает узел 18. При подаче в него сигнала захвата по св зи 22 он, обменива сь интерфейсными сигналами с магистралью 12, занимает ее, о чем сигнализируе т выдачей в узел 17 обмена сигнала разрешени  захвата по св зи 24 . Освобож,цение магистрали 1 2 происходит при по влении скгн:аиа приема по магистрали 23,

Коммутатор 3 получает на вход 29 из предыдущего процессора 2 сигнал разрешени , Если блок 4 выдал в коммутатор 3 сигнал запроса, то дальнейшее прохождение сигнала разрещени  прекращаетс , а коммутатор 3 выдает с выхода элемента 28 И в блок 4 сиг-/ мал начала работы. Этот сигнал (объединенный элементом 82 ИЛИ с п тым сигналом управлени ) включает узел 17 обмена, который инициирует считывание следующей за вки. Если блок 4 не выдает в коммутатор 3 сигнал запроса, то сигнал разрешени  с входа 29 через элемент 27 И поступает в блок 6 переключени  режимов.

Блок 6 переключени  режимов служит дл  организации обмена между процессорами 2 сигналами запроса и разрешени . Наличие сигнала переключени  на,входе 34 разрешает сквозное прохождение через блок 6 переключени  режшуюв сигнала запроса (через элемент 30 и) и сигнала разрешени  (через элементы 31 И и 38 ИЛИ), При отсутствии сигнала переключени  блок 6 переключени  режимов выдает с выхода элемента 33 ИЛИ сигнал разрешени  только при совпадении в элементе 32 И сигнала обращени  и сигнала запроса от последующего процессора 2,

Работа узла .1 6 осуществл етс  в соответствии с.приведенной на фиг. 5 временной диаграммой. Алгоритм выполнени  микрокома ды начинаетс  с приходом отрицательного фронта четвертого сигнала управлени  с выхода дешифратора 15 (при этом па входе регистра 52 микрокоманд до.тгжен быть уставовлен код микрокоманды) , который эап-ус кает формирователь 5А. Затем записываетс  микрокоманда в 12-разр дный регистр 52 микрокоманд и информаци  в регистре 46 (о наличии информации на входе узла 45 свидетельствует сигнал вьщачи по св зи 55 на входе элемента 51 коммутации), После этого выдаютс  сигнал приема по св зи 57 Гв узел 17 обмена) и сигнал исполнени  по св зи 25, за врем  действи  которого происходит выполнение операций , заданной кодом микрокоманды, на информацией, поступающей на входы сумматора 48 из регистра 46 и узла 47. Одновременно сигнал исполнени  по св зи увеличивает на единицу содержимое счетчика 14 команд. Далее выполн ютс  операции сдвига в сдвига теле 49 и запись результата в узле 47, регистр 46 или регистр 50 состо ни  в зависимости от кода микрокоманды . С момента окончани  записи узел 16 переходит в исходное состо - ние дл  приема новой микрокоманды и в то же врем  начинаетс  выдача из него информации в угол 7 обмена: формируетс  сигнал вьщачи по св зи 55, сопровождающий выданную инфор- мацию, а аатем при поступлении из узла 17 обмена сигнала приема по св зи 57 информации сигнал выдачи сбрасываетс . Таким образом, фазы выдачи информации и приема следующей микро- команды могут совмещатьс , однако исполнение следующей микрокоманды начинаетс  только после освобождени  узла 45 и приема через него новой информации. Работа элемента 51, т.е. условие формировани  его выходных сигналов, описываетс  следующими уравнени ми:

55вых -56 57вх ; 57вь1к 58 55вх; 59 56 N58- 55ех

В зависимости от кода в разр дах О и 1 регистра 52 микрокоманд 12- разр дна  микрокоманда, узла 16 разбиваетс  на пол , образу -в системе микрокоманд четыре формата микрокоманд . Во всех форматах микрокоманд разр ды 2-4 определ ют код операции сумматора 48, а разр д 11 содержит признак выдачи содержимого регистра 50 состо ни  в счетчик 14 команд.

В 1-м формате (формат операции Регистр-регистр) разр ды 5-7 мик ю . 5 20 25 зо .

5

0

5

рокоманды указывают адрес источника первого операнда (номер одного из реX

гистров узла 47J, разр ды 8-10 указывают адрес второго операнда и при- емника результата операций (номер одного из регистров узла 47) . Кроме этого, результат заноситс  в регистр 46.

Во 2-м формате (формат операций Регистр-рабочий регистр) разр ды 5-7 микрокоманды указывают адрес источника первого операнда (номер одного из регистров узла 47), разр ды 8- 10 определ ют код операции сдвигате- л  49. Источником второго операнда  вл етс  регистр 46, в который заноситс  результат операции,

В 3-м формате (формант операции С константой) разр ды 5-8 микрокоманды  вл ютс  одним из операндов (С константой), а в разр дах 9-10 указьшаютс  источники и приемники информации при этих операци х (регистр 46, регистр 50 состо ний).

В 4-м формате (формат микрокоманд С обменом) в разр дах 8-10 микрокоманды находитс  код операции обмена .

Работу узла 17 обмена при выполнении операции пересылки информации с входа узла 60 на выход узла 61, т.е. при организации обмена данными ме жду арифметико-логическим узлом 16 и магистралью 12, иллюстрирует временна  диаграмма, представленна  на фиг.6. Алгоритм работы узла 17 обмена начинаетс  с его запуска отрицательным фронтом п того сигнала управлени  с выхода дешифратора 15. После этого происходит прием микрокоманды в регистр 66 микрокоманд и выдаетс  сигнал исполнени  по св зи 26, разрешающий вьтолнение операции; этот сигнал одновременно увеличивает на единицу содержимое счетчика 14 команд, Сигнал вьщачи по св зи 55, поступа  на вход элемента 62, вызьшает прием информации в узел 60-. После прихода сигнала вьщачи формируетс  сигнал захвата по св зи 22. Так как после этого сигнал исполнени  по св зи.26 заканчиваетс , при поступлении вновь отрицательного фронта п того сигнала управлени  возможен прием новой микрокоманды. При поступлении сигнала разрешени  захвата по св зи 24, свидетельствующего о готовности маги:трали 12 к приему информации, начиаетс  вьщача информации из узла 17 бмена, дл  чего формируетс  сигнал о магистрали 37, При подаче на вход шемента 63 сигнала приема по маги- трали 23 сигнал выдачи по магистраи 37 сбрасьгоаетс  и выдача информаии прекращаетс .

Элемент 62 в узле 17 обмена ана- ю логичен элементу,51 в узле 16. Его функции описьгоаютс  уравнени ми, приведенными вьше, Работа элемента 63 описываетс  следующим логическим уравнением: . 15 37вь,х 70. 238/ 24; Звых 71 . 37 72 24 V71 37вх-

Операци  пересылок информации с входа одного узла приёма-передачи 20 на выход другого,. реализуемые узлом 17 обмена, задаютс  системой микрокоманд , приведенной на фиг,6 (в графе Операци  указаны узлы пр.иема- передачи, участвующие в пёресилке). 25

Узел 18 работает следуюгдим образом ,

Сигнал захвата по св ди 22, поступающий из узла 17 обмена, вьщаетс  в общзгю дл  всей системы .магистраль 40 запроса через элемент 78.) и одновременно поступает на элементы 7375И . С магистрали 40 сигналы запроса захвата поступают на вход 38 узла 18 первого по приоритету процессора 2, Если этот процессор 2 не выдавал сигнала захвата по св зи 22, то сигнал запроса захвата проходит через элемент 73 И и в качестве сигнала ответа с выхода 39 поступает далее на

вход 38 узла 18 следующего процессора 2 и т,д. При наличии сигна:ла захвата по св зи 22 сигнал запроса захвата проходит через элементы 74 и

76И (если нет сигнала на общей дл  всей .системы магистрали 41 зан тости ) и включает триггер 7-7. После э.то- го выходной потенциал триггера 77 разрешает выдачу через элемент 79 сигнала на магистраль 41 и через эле- мент 75 И сигнала разрешени  захвата

по св зи 24 в узел 17 обмена, занима  тем самым магистраль I2 и разреша  обмен данными по ней между цессорами 2, 55

По окончании обмена (т,е, при приходе сигнала по магистрали 23) триггер 77 Переключаетс , снимаютс  сигнал с магистрали 41 и сигнал разрешени  захвата по св зи 24, тем самым освобождаетс  магистраль 12 и разрешаетс  ее захват другими процессорами 2 .

Формула .из ,обретени 

Claims (1)

1 . /адаптивна  система обрабо.тки данных , содержаща  блок пам ти за вок и процессоры, каждый из которых включает блок выполнени  операций, коммутатор сигнала опр.рса, блок переклю-. чени  режимов и первый элемент ИЛИ причем информационные и адресные входы и выходы блока выполнени  операции каждого процессора и блока пам ти за вок соединены соответственно Ешной данных и шиной адреса, вход запроса блока пам ти за вок подключен к выходу первого элемента ИЛИ первого профессора, выход .разрешени  блока пам ти за вок подключен к вход разрешени  коммутатора сигналов первого процессора, выход опроса блока вьшолнени  операции в каждом процессоре подключен к первому входу первого элемента ИЛИ и информационному входу, коммутатора сигнала опроса, выход которого соединен с запускающим входом блока выполнени  операций выход первого элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключени  режимов предыдущего процессора, второй вход первого элемента ИЛИ каждого процессора подключен к выходу запроса блока переключени  режимов, вход разрешени  которого соединен с выходом коммутатора сигналов опроса, выход разрешени  блока переключени  режимов соединен с управл ющим входом коммутатора сигналов опроса последующего процессора, отличающа с  тем, что 5 с целью повышени  надежности путем автоматического восстановлени  функциониро вани  в режиме последовательной обработки, в кажд;ый процессор введены второй элемек:т ИЛИ и четыре элемента И, причем вход обращени  и задающий вход блока переключени  режимов соединены соответственно с выходом первого элемента И и выходом второго элемента ИЛИ, выход обращени  блока выполнени  операций соединен с пр мым входом первого элемента И и с первым

25

входом второго элемента И, выход которого подключен к-входу продолжени  блока выполнени  операций, первый вход третьего элемента И, второй вход второго элемента И и инверсный вход первого элемента И соединены с выходом четвертого элемента И, выход отказа блока выполнени  операций подключен к второму входу третьего эле- to мента И и первому входу второго эле- мента ИЛИ, второй вход которого и инверсный , вход четвертого элемента И соединены с входом заддни  режима системы, пр мой вход четвертого эле- is мента-И каждого предьщущего процес- сора подключен к выходу третьего элемента И последующего процессора, выход третьего элеме нта И первого процессора  вл етс  выходом сигнала не- 20 исправности системы, входы и выходы выдачи, приема, зан тости и выходы

запроса блоков выполнени  операций процессоров соединены, с оответствец- но с магистрал ми выдачи, приема, запроса и зан тости, вход запроса захвата блока выполнени  операций первого процессора подключен.к магистрали запроса, выход ответа блока выполнени  операций каждого преды- дущего процессора подключен к входу запроса захвата блока вьшолнени  one- . раций последующего-процессора, причем блок вьтолнени  операций содержит узел пам ти, счетчик команд, -арифме- 35 тико-логический узел, узел обмена, узел подключени  а-гистрали, элементы ИЛИ и дешифратор, первый выход которого подключен к первому входу первого элемента ИЛИ, второй-и третий выходы соединены соответственно с входами разрешени  записи начального адреса программы и адреса условного ерехода счетчика команд, вход раз ре- ени  записи адреоа безусловного пе- рехода которого подключен к выходу ервого элемента ИЛИ, второй вход которого  в л  ет.с   входом продолжени  блока выполнени  операций , четвертый ыход дешифратора подключен к запус- сающему входу арифметико-логического узла, п тый выход соедин.ен с первым , ходом второго элемента ИЛИ, шестой, седьмой и.восьмой выходы дешифратора вл ютс  соответственно выходами от- 55 аза, обращени  и запроса блока вы- . олнени  операций, выход узла пам ти подключен к вхо Ду дешифратора,

25

to is 20

. 35 , 55 .

входу адреса безусловного перехода счетчика команд и входам микрокоманд арифметико-логического узла и узла обмена, первые адресные и первые ин-. формационные входы И выходы, первые, входы и выходы выдачи и приема которого  вл ютс  соответственно адресными и информационными входами и выходами , входами и выходами выдачи и приема блока выполнени  операций, адресный и информационный входы которого соединены соответств.енно с адресным; и информационным входами узла пам ти, вход адреса команд которого соединен с выходом счетчика команд, вход начального адреса программы которого соединен с вторым информационным выходом узла обмена и информа- ционньм выходом арифметико-логического узла , информационные вход и выход которого соединены соответственно с вторыми информационными выходом и входом узла обмена, первый и второй входы выдачи и приема которого соединены с первым и вторым выходом выдачи и приема арифметико.-логическо- го узла, первый и второй входы выдачи и приема которого соединены соответственно с первым и вторым выходами выдачи и приема узл а обмена, запускающий вхОд которого соединен с выходом второго элемента ИЛИ, второй вход которого  вл етс  запускаемым входом блока вьшолнени  операций, выходы сигналов исполнени  арифметико-логического и-узла обмена соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход

которого подключен к счетному входу счетчика команд, вход адреса условного перехода которого подключен к выходу признадса состо ни  арифметико-логического узла, выходы сигналов захвата и приема и вход сигнала разрешени  захвата узла обмена, соедине-. ны соответственно с входом сигнала захвата, входом сигнала приема и выходом сигнала разрешени  захвата узла подключени - магистрали, вход запроса захвата, выходы ответа и запроса , вход и выход зан тости которого  вл ютс  соответственно входрм запроса захвата, выходами ответа и запроса, входом и выходом зан тости блока выполнени  операций, причем блок переключени  режимов содержит три элемента И и элемент ИЛИ, выход

которого  вл етс  выходом разрешени  блока, входы элемента ИЛИ соединены соответственно с выходами первого и второго элементов И, первые входы первого и третьего -элементов И соединены с задающим входом блока,,первый вход второго элемента И  вл етс  входом обращени  блока, вторые входы второго и третьего элементов И соединены с входом запроса блока, второй вход первого элемента И  вл етс  входом разрешени  блока, выход третьего элемента И  вл етс  выходом запроса блока,

2 , Система-поп.1,отлича ю щ а   с   тем, что узел обмена содержит регистр, два элемента приема- передачи, коммутатор, регистр микрокоманд , фррмирователь синхроимпуль- сов, элемент И и два элемента коммутации , причем первый, второй и трети информационные входы коммутатора соединены соответственно с первыми информационными выходами первого и второго элементов приема-передачи и информационным выходом регистра, первый , второй и третий выходы коммута- , соединены соответственно с первыми информационными входами первр- го и второго элементов приема-передачи д информационным входом регистра, вторые информационные входы и выход первого элемента приема-передачи  вл ютс  соответственно вторыми инфор- национными входами и выходом узла обмена, запускающий вход первого элемента приема-передачи подключен к разрешающему выходу первого элемен . та коммутации, первые и вторые ин-

формационные входы и выходы ко торо- го  вл ютс  соответственно вторыми входами и выходом приема узла обмена , вторые информационные вход и выход первого элемента коммутации  в- л ютс  соответственно вторыми входом и выходом вьщачи узла обмена, второй вход выдачи узла обмена соединен с первым входом элемента И, выход ко

торого  вл етс  выходом сигнала зах

вата узла обмена, вторые информационные вход и выход второго элемента приема-передачи  вл ютс  первыми информационными входом и выходом узла обмена, третьи информационные вход и выход второго элемента приема-передачи  вл ютс  адресными входом и выходом узла обмена, запускающий вход

ю (5

20 й 25 зо 35 - 40

50

55 второго элемента приема-передачи соединен с разрешающим выходом второго элемента коммутации, первые информационные вход и выход которого  вл - ютс  соответственно первыми входом и выходом выдачи узла обмена, вторые информационные вдод и выход второго элемента коммутации  вл ютс  соответственно первыми входом и выходом при . ема узла обмена,, первый вход приема которого соединен с выходом сигнала приема узла обмена, первый и второй вьпсоды дешифратора микрокоманд подключены соответственно к пераоку и второму разрушающим входам парвого элемента коммутации, третий вьжод подключен к первому разрешающему входу второго элемента коммутации и второму входу элемента И, инверсный вход которого и второй разрешающий вход второго элемента коммутации соединены с входом сигнала разрешени  захвата узла обмена, четвертый выход дешифратора микрокоманд подключен к третьему разрешающему входу второго элемента коммутации, п тый и шестой выходы соединены соответст ,венно с разрешающими входами регист- . ра и коммутатора, синхронизирующие входы которых соединены соответственно с первым и вторым выходами формировател  синхроимпульсов, третий и четвертый выходы которого подключены к синхронизирующему входу дешифратора микрокоманд и входу разрешени  записи регистра микрокоманд, п тый выход  вл етс  выходом сигнала исполнени  узла обмена, запускающий вход которого подключен к входу пуска формировател  синхроимпульсов, выход регистра микрокоманд подключен к информационному входу дешифратора микрокоманд, вход регистра микроко-. манд  вл етс  входом микрокоманд узла обмена.

3, Система n(j п , 1 , о т л и ч а ю- щ а   с   тем, что узел подключени  магистрали содержит элементы И, триггер и два элемента к.оммутации, выход первого из которых  вл етс  выходом запроса узла, выход второго элемента коммутации  вл етс  выходом зан тости узла, информационные входы первого и второго элементов коммутации подключены к выходу источника питани  S разрешающий вход первого элемента коммутации, первые входы первого

и второго элементов И и инверсный вход третьего элемента Н соединены с входом сигнала захвата узла,-второй вход второго элемента И и пр мой вход третьего элемента И соединены с входом запроса захвата узла,, выход третьег-q элемента И  вл етс  выходом ответа узла, выход первого элемента И  вл етс  выходом сигнала разрешени  захвата узла, второй вход первого

элемента И и разрешаюппш вход второго элемента коммутации соединены с единичным выходом триггера, нулевой вход которого  вл етс  входом сигнал приема узла, а единичный вход подключен к выходу четвертого элемента И, пр мой и инверсный в.:од которого подключены соответственно к выходу второго элемента И и входу зан тости узла.

П

J«

От 7 От 8

Cpue.f

11

Фиг.2.

20

От 21

57

. , т-код операции От 15 К1ч ВС - 8ыдо1 а состо ний

КП-источники и прием- .WKU цн(ормации

W-5 3GnuCbSSS

2S

12

К19 OTIS 0721 От15 Kitf

CucTfHQ микрокоманд

gjus.S

(Начапо )

Выдача сигнала запросА

а-и)- .процессором

(начало

Да

Bbiaava сигна J4I разрешений

(i-lf-M ПрО14 есорам

a- D-Mi/

I процессору

1

Считывание 1л( (i-r)-ta процессов ра резупьт.оо- IpafanJKU fi-tl-i3. vaemu запйки 1#Л()-й Wffugm

Фи.9

Редактор Л, Пчелинска 

.Составитель И, Чистобородов Техред О.Гортвпй Корректор А. Обручар

Заказ ЗА 90/44Тираж 671Подписное

ВБИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москваi Ж-35, Раушска  наб „, д. 4/5

Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4

OfpafomKu 8 (i-tf)-oM лроцей оре i-u части аа ош

nepeSava ре- зульгиатоо i-u уасти , за вки Biitfi hpoi4eceop

фиг./О