111 Изобретение относитс к цифровой вычислительной технике и может быть использовано в управл ющих, моделирующих и вычислительных Машинах и устройствах, работающих в знакоразр дной системе счислени с основани ми 1, О, 1. Известно устройство дл перевода чисел из знакоразр дного кода в обычную систему счислени , содержащее ступени шифраторов ц. Недостаток известного устройства низкое быстродействие, определ емое последовательным распространением сиг нала заема. Наиболее близким по технической сущности к предлагаемому вл етс устройство дл преобразовани из знакоразр дного кода в дополнительньй двоичный код, содержащее два регистра , элемент задержки, причем преобразование осуществл етс путем заполнени двух регистров соответственно положительными и отрицательными разр дами избыточного числа и получени дополнительного кода их разности на вькодах сумматора 23. Недостатки этого устройства - низкое быстродействие и сложность оборудовани . Низкое быстродействие обус ловлено тем, что на первом этапе преобразовани осуществл етс заполнение регистров последовательно посту пакицими разр дами числа, а на второмвычитание параллельных кодов и формирование результата на выходе устройства . Сложность оборудовани обусловлена необходимостью применени параллельного сумматора дл объединени положительной и отрицательной частей избыточного кода в одно двоичное число . Целью изобретени вл етс увеличение быстродействи и упрощение оборудовани . Поставленна цель достигаетс тем, что в преобразователь последовательного знакоразр дного кода в допол нительный двоичный код, содержащий первый и второй регистры и элемент задержки , вход которого соединен с тактовым входом преобразовател , а выход элемента задержки соединен с тактовым входом первого регистра, введены ;группа элементов НЕРАВНОЗНАЧНОСТЬ, группа элементов И, элемент запрета, элемент И и элемент НЕ, выход которого соединен с тактовым входом второго 6 регистра, выходы которого соединены с первыми входами элементов И группы, вторые входы которых соединены с выходом элемента запрета, запрещающий вход которого соединен с входом отрицательных значений разр дов преобразовател и с первым входом первого элемента НЕРАВНОЗНАЧНОСТЬ группы, второй вход которого соединен с входом положительных значений разр дов преобразовател и с разрешающим входом элемента запрета, а выход перво-, го элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с первым входом элемента И, выход которого соединен с входом сброса второго регистра, информационный вход которого соединен с входом единицы преобразовател , выходы которого вл ютс выходами йервого регистра , информационные входы которого соответственно соединены с выходами элементов НЕРАВНОЗНАЧНОСТЬ группы , первый вход i -го элемента которой , где И - число разр дов входного кода) соединен с выходом (t-D-ro элемента И группы, а второй вход i-го элемента НЕРАВНОЗНАЧНОСТЬ группы соединен с выходом (i-1)-ro разр да первого регистра, тактовый вход которого соединен с выходом элемента задержки, входом элемента НЕ и вторым входом элемента И, третий вход которого соединен с тактовым входом преобразовател . На фиг.1 изображена блок-схема предлагаемого преобразовател последовательного знакоразр дного кода в дополнительный двоичный код, на фиг.2 - временные диаграммы, иллюстрирующие работу преобразовател . Предлагаемый преобразователь содержит первый регистр 1 и второй регистр 2, элемент задержки 3, группу элементов НЕРАВНОЗНАЧНОСТЬ 4, группу элементов И 5, элемент запрета 6, элемент И 7 и элемент НЕ 8, выход которого соединен с тактовым входом 9 второго регистра. Вход отрицательных разр дов 10 и вход положительных разр дов 11 преобразовател соединены с входами первого элемента НЕРАВНОЗНАЧНОСТЬ 12 группы. Вход сброса второго регистра соединен с выходом 13 элемента И 7. Тактовый вход 14 преобразовател и выход 15 элемента задержки соединены с входами элемента И 7. Тактовый вход 16 первого регистра соединен с вьпсодом 15 элемен31 та задержки 3. Вход единицы 17 преобразовател соединен с входом первого разр да второго регистра 2. Предлагаемый преобразователь реализует вариант преобразовани , позво л киций формировать дополнительный код числа по мере получени его знакоразр дного представлени , не затра чива дополнительного времени на сум мирование после приема информации в регистры. При наличии знакоразр дного представлени числа (старшие разр ды чис ла наход тс слева) дл получени дополнительного двоичного кода достаточно в исходном коде дописать еле ва ноль в дополнительном разр де, а затем над разр дами, сто щими левее каждой отрицательной единицы, до любой ближайшей единицы включительно, выполнить инверсные преобразовани , а над остальными - пр мые преобразовани согласно табл.1. Таблица 1 64 довательно формировать области инверсного преобразовани по мере запол нени регистра 1 разр дами, причем с поступлением отрицательной цифры 1 осуществл етс инверсное преобразование текущей области разр дов и фиксируетс начало следующей области . При поступлении положительной цифры 1 инверсное преобразование текущей области не осуществл етс , но так же, как и при отрицательной цифре 1, осуществл етс фиксаци начала новой области инверсного преобразовани . Кодировка цифр 1,0,1 знакоразр дного кода осуществл етс отрицательными разр дами S и положительными разр дами S входного числа в соответствии с табл.2. Таблица 2111 The invention relates to digital computing and can be used in control, modeling and computing machines and devices operating in a sign base number with bases 1, О, 1. A device is known for converting numbers from a digit code to a conventional number system. containing the steps of the coders c. The disadvantage of the known device is low speed, determined by the successive distribution of the loan signal. The closest in technical essence to the present invention is a device for converting from a digit code to an additional binary code containing two registers, a delay element, the conversion being performed by filling two registers with positive and negative bits of an excess number, respectively, and obtaining an additional code for their difference on the codes of the adder 23. The disadvantages of this device are the low speed and complexity of the equipment. The low speed is due to the fact that at the first stage of the conversion, the registers are filled sequentially with a post with the number digits, and at the second, parallel codes are calculated and the result is formed at the output of the device. The complexity of the equipment is due to the need to use a parallel adder to combine the positive and negative parts of the redundant code into one binary number. The aim of the invention is to increase the speed and simplify the equipment. The goal is achieved by the fact that a serial converter of a digitized code into an additional binary code containing the first and second registers and a delay element, whose input is connected to the clock input of the converter, and the output of the delay element is connected to the clock input of the first register; UNEQUALITY, AND group of elements, prohibition element, AND element and NOT element, the output of which is connected to the clock input of the second 6 register, whose outputs are connected to the first inputs of the AND elements ppa, the second inputs of which are connected to the output of the prohibition element, the prohibitory input of which is connected to the input of negative values of the converter bits and the first input of the first element UNEMATICAL of the group, the second input of which is connected to the input of the positive values of converter bits and the enabling input of the prohibition element, and the output of the first element UNEQUAL DIFFERENCE of the group is connected to the first input of the element I, the output of which is connected to the reset input of the second register, the information input of which is connected to the input The converter unit, whose outputs are outputs of the first register, whose information inputs are respectively connected to the outputs of the UNEQUAL VALUE elements of the group, the first input of the i -th element of which, where AND is the number of bits of the input code) is connected to the output (tD-ro element AND group and the second input of the i-th element UNEQUALITY of the group is connected to the output (i-1) -ro of the first register, the clock input of which is connected to the output of the delay element, the input of the element NOT and the second input of the element I, the third input of which is connected to t Actual input converter. Fig. 1 shows a block diagram of the proposed converter of a serial bit code into an additional binary code; Fig. 2 shows timing diagrams illustrating the operation of the converter. The proposed converter contains the first register 1 and the second register 2, the delay element 3, the group of elements INCOMPLETNESS 4, the group of elements And 5, the element of prohibition 6, the element And 7 and the element NOT 8, the output of which is connected to the clock input 9 of the second register. The input of the negative bits 10 and the input of the positive bits 11 of the converter is connected to the inputs of the first element of the UNEQUALITY of the 12 group. The reset input of the second register is connected to the output 13 of the element 7. The converter clock input 14 and the output of the delay element 15 are connected to the inputs of the element 7. The clock input 16 of the first register is connected to the output 15 of the delay element 3. Input unit 17 of the converter is connected to the input of the first bit of the second register 2. The proposed converter implements a variant of the conversion, allowing the formation of an additional code of the number as it receives its significant representation, without spending additional time on the sum of worlds after reception of the information in the registers. If there is a sign-like representation of the number (the upper-order bits are on the left), to obtain an additional binary code, it is sufficient in the source code to write just a zero in the additional bit, and then over the bits to the left of each negative unit, to any nearest units inclusive, perform inverse transformations, and over the others - direct transformations according to Table 1. Table 1 64 sequentially form inverse transform regions as the register is filled with 1 bits, and with the arrival of a negative digit 1, the inverse transform of the current bit region is inverse and the beginning of the next region is fixed. When a positive digit 1 is received, the inverse transformation of the current region is not performed, but just as with the negative digit 1, the beginning of a new inverse transformation region is fixed. The coding of the digits 1.0.1 of the digit-significant code is carried out by negative bits S and positive bits S of the input number in accordance with Table 2. table 2
Полученное представление дополнительным кодом исходно Пример. Дополните разр Исходное 00100111010 число Области инверсного преобразовани Дополнительный 110111101100 код При последовательном пост знакоразр дного кода, начина старших разр дов, необходимо Работа предлагаемого преобразовател иллюстрируетс эпюрами, представленными на фиг.2. Номера слева от зпюр соответствуют номерам позиций на фиг.1, в которых рассматриваютс соответствующие напр жени . На входы 10 и 11 устройства поступают разр ды S и S соответственно (зпюры 10 и t1 на фиг.2), синхронизированные частотой { на тактовом входе 14 устройства (эпюра 14). На выходе 15 элемента задержки 3 формируетс задержанна сери -f j (эпюра 15), управл кица занесением информации в первый регистр 1 непосредственно , а во второй регистр 2 - через элемент НЕ 8. Так как занесение в оба регистра осуществл етс по положительному фронту импульсов на тактовом входе, то включением элемента НЕ 8 достигаетс занесение инфорнации сигнала сначала во второй ретистр 2, затем в первый регистр 1. Сигналы занесени информации в регистры 1 и 2 показаны на эпюрах 16 и 9 соответственно. 11 Первый 4гистр 1 осуществл ет запись и хранение информации, содержащейс на выходах группы элементов НЕРАВНОЗНАЧНОСТЬ 4. Совокупность первого регистра 1 и группы элементов НЕРАВНОЗНАЧНОСТЬ А образует сдвиговый последовательный регистр с возможностью записи пр мых либо инверсных значений сдвигаемых разр дрв. Второй регистр 2 вл етс последо вательным сдвиговым регистром, заполн емым цифрами 1, поступающими с входа единицы преобразовател на информационный вход второго регистра 2. Обнуление второго регистра (эпюра 13) осуществл етс элементом И 7 в конце такта после занесени информации в первый регистр при наличии 1 или Т в текущем разр де преобразуемого слова. В итоге второй регистр 2 представл ет собой регистр-маску, количество возбужденных разр дов которого в момент поступлени цифры Т соответствует щирине области инверс- кого преобразовани . Признак инверсного преобразований формируетс элементом ЗАПРЕТ 6, сигнал с выхода которого разрешает прохождение содер . жимого второго регистра 2 через груп-30 На пу элементов И 5 на группу элементов НЕРАВНОЗНАЧНОСТЬ 4. Первый элемент НЕРАВНОЗНАЧНОСТЬ группы 4 обоими входами соединен с входами отрицательных 10 и положительных 11 разр дов устройства и осуществл ет формирование модул цифры (пр мое преобразование по табл.1, эпюра 12). Разр дность второго регистра 2 и группы элементов 5 равна количеству цифр преобразуемого избыточного знакоразр дного числа без учета дополнительного разр да, а разр дность первого регистра 1 и группы элементов НЕРАВНОЗНАЧНОСТЬ 4 64 на единицу больше, т.е. с учетом дополнительного разр да, который должен в виде кода О поступать первым по входам 9 и 10. Дополнительный код преобразуемого числа формируетс на выходах первого регистра 1, вл ющихс выходами устройства . Быстродействие предлагаемого устройства при одинаковых тактовых частотах выше быстродействи устройства-прототипа на величину времени выполнени операции вычитани в параллельном сумматоре, так как дополнительный код по вл етс на выходе первого регистра 1 не позже такта по--, ступлени последней .цифры преобразуемого знакоразр дного числа. Дл сравнени затрат оборудовани необходимо прин ть во внимание сложность в прототипе П -разр дного параллельного сумматора, с одной стороны , и, с другой стороны, сложность в предлагаемом устройстве совокупности элемента И 7, элемента НЕ 8, эле- мента ЗАПРЕТ 6, ,П Разр дной группы элементов И 5, , С + О-разр дной группы элементов НЕРАВНОЗНАЧНОСТЬ 4 и одного разр да первого регистра 1. элементах типа, ЭСЛ при интегральном исполнении на каждый разр д сумматора требуетс 108 вентилей (сери 100ИМ180), т.е. всего 108п вентилей. На каждый элемент- НЕРАВНОЗНАЧНОСТЬ требуетс 22 вентил , т.е. на группу 4-22 (п+1) вентиль. На группу элементов 5 необходимо 14 П вентилей, а на все оставшиес элементы - еще дополнительно вентилей, т.е. все (ЗбП+102) вентил . Следовательно, предлагаемое устройство проще на (72П-102) вентил , что при разр дности и , например, равной 32 разр дам , составл ет 2200 вентилей.The resulting representation is an additional code source Example. Complete the bit. Original 00100111010 number Inverse Transform Area Additional 110111101100 code With a sequential post-digit code, starting with the higher bits, it is necessary The work of the proposed converter is illustrated by the diagrams presented in FIG. The numbers to the left of the diagram correspond to the position numbers in Fig. 1, in which the corresponding stresses are considered. The inputs 10 and 11 of the device receive bits S and S, respectively (records 10 and t1 in Fig. 2), synchronized by the frequency {at the clock input 14 of the device (plot 14). At the output 15 of the delay element 3, a delayed series of -fj (plot 15) is formed, the control inputs the information into the first register 1 directly, and into the second register 2 through the NOT element 8. Since the recording in both registers is carried out along the positive edge of the pulses the clock input, then switching on the element NOT 8, the signal is entered into the signal first in the second reistor 2, then in the first register 1. The information input signals in registers 1 and 2 are shown in plots 16 and 9, respectively. 11 The first 4ister 1 records and stores information contained at the outputs of a group of elements INCOMPATIBLE 4. The combination of the first register 1 and the group of elements UNEMATICAL A forms a sequential shift register with the ability to record direct or inverse values of the shifted bits. The second register 2 is a sequential shift register, filled with digits 1, coming from the converter unit input to the second register information input 2. The second register (plot 13) is reset by AND 7 at the end of the clock after entering information into the first register if there is 1 or T in the current category of the word being converted. As a result, the second register 2 is a register-mask, the number of excited bits of which at the moment of entering the digit T corresponds to the width of the inverse transform region. The sign of inverse transformations is formed by the element BAN 6, the signal from the output of which permits the passage of contents. second register 2 through group-30; And 5 elements of a group of elements: UNIMNECTION 4. The first element is UNACTABLE of group 4 with both inputs connected to the inputs of negative 10 and positive 11 bits of the device and generates a digit module (direct conversion from Table 2). 1, plot 12). The width of the second register 2 and the group of elements 5 is equal to the number of digits of the redundant signed digit that is converted without taking into account the extra bit, and the width of the first register 1 and the group of elements of the UNEMONITY 4 64 is one more, i.e. taking into account the additional bit, which should be received in the form of a code O first by inputs 9 and 10. An additional code of the number being converted is formed at the outputs of the first register 1, which are the outputs of the device. The speed of the proposed device with the same clock frequencies is higher than the speed of the prototype device by the amount of time the subtraction operation is performed in a parallel adder, since the additional code appears at the output of the first register 1 no later than the clock of the last digit of the digit digit being converted. To compare equipment costs, one should take into account the complexity in the prototype of the P-bit parallel accumulator, on the one hand, and, on the other hand, the complexity in the proposed device of the aggregate element And 7, the element NOT 8, the element BAN 6,, P The bit group of the AND 5,, C + O-bit group of the elements is NOT EQUIVALENT 4 and one bit of the first register 1. type elements, ECL with integral design for each digit of the adder requires 108 gates (series 100IM180), i.e. only 108p valves. For each element - UNAVALITY, 22 valves are required, i.e. on group 4-22 (n + 1) valve. For a group of elements 5, 14 P valves are required, and for all the remaining elements, additional valves are needed, i.e. all (ZBP + 102) ventil. Consequently, the proposed device is simpler on (72P-102) valve, which, with a bit size and, for example, equal to 32 bits, is 2200 valves.