SU1185634A2 - Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи - Google Patents
Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи Download PDFInfo
- Publication number
- SU1185634A2 SU1185634A2 SU833616101A SU3616101A SU1185634A2 SU 1185634 A2 SU1185634 A2 SU 1185634A2 SU 833616101 A SU833616101 A SU 833616101A SU 3616101 A SU3616101 A SU 3616101A SU 1185634 A2 SU1185634 A2 SU 1185634A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- control unit
- output
- communication channels
- electronic computer
- interface
- Prior art date
Links
Landscapes
- Communication Control (AREA)
Abstract
УСТГОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ТЕЛЕГРАФНЫМИ КАНАЛАМИ СВЯЗИ по авт. св. N 520590, отличающеес тем, что, с целью повышени помехоустойчивости , введен реверсивный счетчик, первый и второй управл ющие входы которого подключены соответственно к восьмому и дев тому выходам блока управлени , дес тый выход которого соединен с установочным входом реверсивного счетчика, выход которого подключен к дополнительным входам блока .управлени и регистра сдвига соответственно .
Description
Изобретение относитс к электросв зи и может быть использовано в многоканальных системах передачи и обработки данных и вл етс усовершенствованием известного изоретени , описанного в авт. св. № 520590.
Целью изобретени вл етс повышение помехоустойчивости.
На чертеже изображена структурна электри теска схема предлагаемого устройства.
Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи содержит блок 1 согласовани с телеграфными каналами, блок 2 управлени , запоминающее устройство 3, регистр 4 сдвига, регистр 5 служебных признаков, блок 6 согласовани с центральным процессором, регистр 7 обмена, блок 8 управлени коэффициентом делени , делитель 9 частоты, реверсивный счетчик 10.
Устройство работает следующим образом.
Телеграфньге каналы нодключаютс к блок 1 согласовани с телеграфными каналами, . преобразующему, сигналы из телеграфного канала в сигналы с уровн ми логических схем, хран ш.ему информацию дл передачи и
(|)0рмирующему сигналы, определ ющие скорос1ъ телеграфировани . В соответствии с адресом канала, поступающим на вход блока 1 , согласовани с телеграфными каналами, обес печиваетс выдача в блок 2 управлени . цнформащга о состо нии линии выбра1Н10го канала и выдача в блок 8 управлени коэффшшентом делени кода скорости.
Каждому каналу в запоминающем устройстве 3 соответствует чейка пам ти, в которую записываетс признак состо ни канала, делител 9 частоты, регистра 4 сдвига ю данным последнего опроса канала. Блок 2 управлени выбирает из пам ти запоминающего устройства 3 содер атмое чейки прин того на обслужзшание канала, которое переписываетс в регистр 4 сдвига и регистр 5 служебных признаков частоты и делитель 9 а по сигналам с блока 1 согласовани с телеграфными каналами, регистров 4 и 5, делител 9 частоты и блока 6 согласовани с центральным процессором вырабатывает на своих выходах, пoд лючeнныx к входам регистров 4 и 5, делител 9 частоты, сигналы управл ющие изменением их состо ний в
соответствии с алгоритмом работы устройства, который заключаетс в следующем. .
При каждом опросе сигналы регистра 5 служебных признаков поступают в блок 2 ; управлени , который анализирует состо ние канала. В режиме приема при обнаружении во врем первого опроса состо ни О с блока 2 управлени в регистр 5 служебных
признаков поступает сигнал, но которому устанавливаетс признак приема стартовой посылки , во Брем приема которой блок 2 управлени выдает блоку 8 управлени коэффициентом делени сигнал, устанавливающий коэффициент делени делител 9 частоты в соответствии с канальной скоростью. Одновременно сигнал с выхода блока 2 управлени устанавливает реверсивный счеиик 10 в начальное положение, при котором на все разр ды реверсивного счетчика 10, исключа старший, записываютс единицы, а на последний разр д (старший) - нулевой сигнал . Да1ша комбинаци вл етс средней по отношению к крайним комбинаци м, которые может принимать реверсивный счетчик 10 (все нули или всеединицы). В процессе последующего сканировани данного канала состо ние счетчика может мен тьс в ту или другую сторону в зависимости от результата сканировани . Если в момент сканировани обнаружена 1, то блок 2 управлени вырабатывает управл ющий сигнал .по первому входу реверсивного счетчика 10, в результате действи которого состо ние реверсивного счетчика 10 увеличиваетс на 1. Соответственно, при обнаружении О блок 2 управлени вырабатывает сигнал по второму входу, под действием которого состо ние реверсивного счетчика 10 уменьшаетс на 1. Емкость реверсивного счетчика 10 должна быть не менее К + 1, где ( - число импульсов сканировани , приход щихс на одну телеграфную посылку . Значение К определ етс коэффици ентом делени делител 9 частоты. По прошествии цигсла из k опросов канала на выходе делител 9 частоты формируетс сигнал, соответствующий око1П акию стартовой посылки. Если во врем цикла опросов зарегистрировано более К/2 нулевы результатов сканировани , то в реверсивном счетчике 10 к моменту выхода сигнала с делител 9 частоты сформирована комбинаци с меньшим весом, по отнощению к первоначальной средней (11...10). Дл любой из этих комбинаций последгшй триггер (не указан) старшего разр да реверсивного счетшка 10 находитс в состо нии 0. При регистрации за врем цикла опросов более fc/2 единиц в реверсивном счетчике 0 сформирована более старша комбинаци по отношению к первоначальной комбинации, дл любой из которьи триггер старшего разр да находитс в состо нии 1. Таким образом, в конце цикла опроса состо ние последнего триггера соответствует результату интегрального приема посылки , исход из преобладани нулей или едшшц. Выходной сигнал триггера непосредственно подаетс на вход регастра 4 сдвига. По сигналу с делител 9 частоты, поступающего на блок 2 управлени , последний на своем выходе, подключенном к регистру 4 сдвига, вырабатьшает сигналы, -разрешающие его сдвиг на один разр д и запись в младший разр д состо ни последнего триггера реверсивного счетчика 10. При фиксации в триггере во врем поступлени стартовой посылки 1 (ложный старт) блок 2 управлени вырабатывает сигнал, стирающий признак приема стартовой посылки в регистре 5 служебных признаков, а устройство возвращаетс в первоначальное состо ние. В случае подтверждени старта блок 2 управлени вырабатьшает сигнал сброса приема стартовой посылки, поступающий в регистр 5 служебных признаков, и сигналы признака приема информацибнных посылок с установкой состо ни 1 в младшем разр де регис ра 4 сдвига. Этот сигнал вьшолн ет роль маркера. 344 Последующие прием и регистраци информационных посыпок в телеграфном знаке происход т аналогично. После каждого цикла опросов на выходе делител 9 частоты формируетс сигнал, соответствующий концу приема очередной информационной посылки. По сигналам с делител 9 частоты и блока 2 уп- равленп осуществл етс сдвиг на один разр д регистра 4 сдвига и запись на его младщий разр д состо ни последнего триггера реверсивного счетчика 10. При достижении маркером старшего разр да, регистра 4 сдвига прием информационных посылок заканчиваетс . Последующие зтапы приема стоповой посьт1 и и пересылки прин того полностью телеграфного знака из регистра 4 сдвига в регистр 7 обмена, а с него через блок согласовани 6 с центральным процессором в электронную вьпислительную маппшу идентичны с соответствующнми этапами приема в протоише. Также полностью идентичны в обоих типах этих устройств процессы формировани и передачи посылок телеграфных знаков..
Claims (1)
- УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ТЕЛЕГРАФНЫМИ КАНАЛАМИ СВЯЗИ по авт. св. № 520590, отличающееся тем, что, с целью повышения помехоустойчивости, введен реверсивный счетчик, первый и второй управляющие входы которого подключены соответственно к восьмому и девятому выходам блока управления, десятый выход которого соединен с установочным входом реверсивного счетчика, выход кото-SU .,,.11856341 1185634 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833616101A SU1185634A2 (ru) | 1983-07-06 | 1983-07-06 | Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU833616101A SU1185634A2 (ru) | 1983-07-06 | 1983-07-06 | Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU520590 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1185634A2 true SU1185634A2 (ru) | 1985-10-15 |
Family
ID=21072369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU833616101A SU1185634A2 (ru) | 1983-07-06 | 1983-07-06 | Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1185634A2 (ru) |
-
1983
- 1983-07-06 SU SU833616101A patent/SU1185634A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 520590, кп. Н 04 L 11/20, 1975. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1274304A (en) | Crosspoint circuitry for data packet space division switches | |
US4488232A (en) | Self-adjusting, distributed control, access method for a multiplexed single-signal data bus | |
GB1357028A (en) | Data exchanges system | |
US4191941A (en) | Switch matrix for data transfers | |
SU1185634A2 (ru) | Устройство дл сопр жени электронной вычислительной машины с телеграфными каналами св зи | |
US3719930A (en) | One-bit data transmission system | |
US6282203B1 (en) | Packet data transmitting apparatus, and method therefor | |
US3634633A (en) | Precessed pulse test arrangement | |
US4627059A (en) | Circuit arrangement for telecommunications systems, particularly telephone switching systems, having data protection by way of parity bits | |
JPH0530097B2 (ru) | ||
US3359541A (en) | Data retreieval system having plural addressed remote request stations | |
JPS6010996A (ja) | 時分割ハイウエイスイツチ装置 | |
US5802595A (en) | Serial data transfer apparatus | |
KR100197441B1 (ko) | 전전자 교환기에서 백보드를 이용한 탈장 감지 장치 | |
SU1691846A1 (ru) | Вычислительное устройство петлевой локальной сети | |
JPS61270952A (ja) | デ−タ伝送方式 | |
SU1522217A1 (ru) | Устройство дл сопр жени К процессоров с группой абонентов | |
KR100202991B1 (ko) | 전전자 교환기의 타임 슬롯 스위치와 디바이스간 정합 장치의 이중화 회로 | |
RU2084950C1 (ru) | Устройство для модификации адреса в цифровой сети | |
SU1658159A1 (ru) | Устройство дл сопр жени ЭВМ с абонентами | |
SU1427589A1 (ru) | Устройство дл приема дискретной информации | |
SU1113792A1 (ru) | Устройство дл сопр жени электронной вычислительной машины с алфавитно-цифровыми диспле ми | |
SU1472903A1 (ru) | Устройство дл модификации адреса в цифровой сети | |
SU446061A1 (ru) | Устройство дл приоритетного обслуживани сообщений | |
SU1251149A2 (ru) | Устройство дл приема и передачи информации |