SU1166102A1 - Device for calculating values of function z=square root of sum of two squared numbers - Google Patents
Device for calculating values of function z=square root of sum of two squared numbers Download PDFInfo
- Publication number
- SU1166102A1 SU1166102A1 SU843691362A SU3691362A SU1166102A1 SU 1166102 A1 SU1166102 A1 SU 1166102A1 SU 843691362 A SU843691362 A SU 843691362A SU 3691362 A SU3691362 A SU 3691362A SU 1166102 A1 SU1166102 A1 SU 1166102A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- switch
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ Z -4 хЧ .содержащее первый и второй коммутаторы, сумматор , первый регистр и схему сравнени , отличающеес тем, что, с целью повышени быстродействи , в него введены с третьего по шестой коммутаторы, первый и второй квадраторы, второй регистр, с первой по четвертую группы элементов И, схема сравнени с нулем, блок извлечени квадратного корн , реверсивньй счетчик, блок анализа и блок синхронизации, причем сумматор выполнен в виде сумматора-вьиитател , первые информационные входы первого и второго коммутаторов сое динены соответственно с входом первого аргумента устройства и выходом ;первого квадратора, вход которого соединен с входом второго аргумента устройства, вход пуска которого подключен к входу пуска блока синхронизации , первьй выход которого соединен с первыми управл ющими входами с первого по третий коммутаторов и первыми входами элементов И первой и второй групп, второй выход блока синхронизации соединен с вторыми управл ющими входами первого и второго коммутаторов и первым управл ющим входом четвертого коммутатора , третий выход блока синхронизации соединен с первыми входами элементов И третьей и четвертой групп, четвертьм выход блока синхронизации соединен с третьим управл ющим входом второго коммутатора и вторыми управл ющими входами третьего и четвертого коммутаторов, выход первого коммутатора через второй квад-, ратор соединен с первым информационным входом третьего коммутатора, выход которого соединен с первым ин (Л формационным входом сумматора-вычитател , выходы разр дов которого соединены с вторыми входами соответствующих элементов И первой группы и первым и вторьм информационными . входами четвертого коммутатора, выход которого соединен с информационным входом второго регистра, выходы ф разр дов которого соединены с вторым О) информационным вхрдом третьего коммутатора и вторыми входами соответствующих элементов И третьей N5 группы, выходы которых соединены с первой группой входов схемы сравнени , втора группа входов которой соединена с выходами элементов И четвертой группы, вторые входы эле- . ментов И которой соединены с выходами младших разр дов первого регистра и первым информационным входом п того коммутатора, второй информационный вход которого соединен с выходами старших разр дов первого1. A DEVICE FOR CALCULATING THE FUNCTION Z-4 xH containing the first and second switches, the adder, the first register and the comparison circuit, characterized in that, in order to improve speed, the third and sixth switches, the first and second quadrants, the second a register, from the first to the fourth groups of elements I, a comparison circuit with zero, a square root extraction unit, a reversible counter, an analysis unit and a synchronization unit, the adder being designed as a summator, first information inputs of the first and second com mutators are connected to the input of the first argument of the device and the output; the first quadr, whose input is connected to the input of the second argument of the device, the start input of which is connected to the start input of the synchronization unit, the first output of which is connected to the first control inputs from the first to third switches and the first the inputs of the elements of the first and second groups, the second output of the synchronization unit is connected to the second control inputs of the first and second switches and the first control input of the fourth switch ora, the third output of the synchronization unit is connected to the first inputs of elements of the third and fourth groups, a quarter of the output of the synchronization unit is connected to the third control input of the second switch and the second control inputs of the third and fourth switches, the output of the first switch is through the second quadrant, the rator is connected to the first information input of the third switch, the output of which is connected to the first in (L formation adder-subtractor, the outputs of the bits of which are connected to the second inputs of the corresponding The elements of the first group and the first and second information. the inputs of the fourth switch, the output of which is connected to the information input of the second register, the outputs of the bit bits of which are connected to the second O) information section of the third switch and the second inputs of the corresponding elements of the third group N5 whose outputs are connected to the first group of inputs of the comparison circuit, the second group of inputs which is connected to the outputs of the elements of the fourth group, the second inputs of the ele. And which is connected to the outputs of the lower bits of the first register and the first information input of the fifth switch, the second information input of which is connected to the outputs of the higher bits of the first
Description
регистра и входом схемы сравнени с нулем, пр мой выход которой соеди нен с первым управл ющим входом п того коммутатора и заправл ющим входом блока извлечени квадратного корн , выходы разр дов которого сое динены с вторыми входами соответств ющих элементов И второй группы, выходы которых соединены с информационным- входом реверсивного счетчика , выход которого соединен с первы и BTdpbiM информационными входами шестого коммутатора и вторым и трет информационньми входами второго ком мутатора, выход которого соединен с вторым информационным входом сумматора-вычитател , инверсный выход схемы сравнени с нулем соединен с вторым управл ющим входом п того .коммутатора и первым управл ющим входом шестого коммутатора, выход которого вл етс выходом устройств 2. Устройство по п. 1, отличающеес тем,что блок анализа содержит триггер, два элемента .задержки и с первого по п тьй эле ,менты-И, пр мой и инверсный выходы триггера соединены с первыми входа02 t-m соответственно первого и второго элементов И, вторые входы которых соединены с выходами соотве.:ственно первого и второго элементов задержки, инверсные выходы первого и пторого элементов И соединены с первыми входами соответственно третьего и четвертого элементов И, первый и второй входы п того элемента И соединены с пр мыми выходами соответственно первого и второго элементов И, вход установки в О триггера соединен с инверсным выходом схемы сравнени , вторым входом четвертого элемента И и входом первого элемента задержки, вход установки в 1 триггера соединен с пр мым выходом схемы, сравнени , вторым входом.третьего элемента И, входом второго элемента задержки, управл ющим входом сумматора-вычитател и входом разрешени блока синхронизации, вход останова которого соединен с выходом п того элемента И и вторым управл ющим входом шестого коммутатора, выходы третьего и четвертого элементов И соединены с входами соответственно суммировани и вычитани реверсивного счетчика.the register and the input of the comparison circuit with zero, the direct output of which is connected to the first control input of the fifth switch and the charging input of the square root extraction unit, the discharge outputs of which are connected to the second inputs of the corresponding elements AND of the second group, the outputs of which are connected with information input of a reversible counter, the output of which is connected to the first and BTdpbiM information inputs of the sixth switch and the second and third information inputs of the second switch, the output of which is connected to the second information The input of the adder-subtractor, the inverse output of the comparison circuit with zero is connected to the second control input of the fifth switch and the first control input of the sixth switch, the output of which is the output of devices 2. The device according to claim 1, characterized in that the analysis unit It contains a trigger, two elements of delay and first through five elements, cops-I, direct and inverse outputs of the trigger are connected to the first inputs 02 tm, respectively, of the first and second elements And, the second inputs of which are connected to the outputs of the first and second respectively. eleme The delays, the inverse outputs of the first and second elements And are connected to the first inputs of the third and fourth elements, respectively, and the first and second inputs of the fifth element And are connected to the direct outputs of the first and second elements, respectively, the input to the O trigger is connected to the inverse output comparison circuit, the second input of the fourth element And the input of the first delay element, the input of the installation in 1 trigger is connected to the direct output of the circuit, the comparison, the second input of the third element And, the input of the second delay element, the control input of the adder-subtractor and the enable input of the synchronization unit, the stop input of which is connected to the output of the fifth And element and the second control input of the sixth switch, the outputs of the third and fourth elements And are connected to the inputs of the reversible counter, respectively.
Изобретение относитс к вычислительной технике и может быть использовано в системах обработки в реальном времени, где требуетс опреде-лить рассто ние по заданным координатам на плоскости или в пространстве либо амплитуды комплексных сигналов, например, в цифровых спект роанализаторах.The invention relates to computing and can be used in real-time processing systems where it is necessary to determine the distance according to given coordinates on a plane or in space or the amplitudes of complex signals, for example, in digital spectrum analyzers.
Известно устройство, обеспечивающее , определение величины корн квадратного из квадратов двух величин D A device is known that provides the determination of the magnitude of the square root of the squares of two quantities D
Однако это устройство имеет малую точность.However, this device has low accuracy.
Наиболее близким по технической сущности к предложенному вл етс устройство извлечени квадратного корн из суммы квадратов, содержащее два блока элементов И-ИПИ, два компаратора, регистр сдвига на одинThe closest in technical essence to the proposed is a device for extracting the square root of the sum of squares, containing two blocks of I-IPI elements, two comparators, a shift register by one
разр д вправо, блок пам ти, два умножител , сумматор Г21,bit right, memory block, two multipliers, adder G21,
Недостатками известного устройства вл ютс невысокое быстроДействие и наличие относительной погрешности в пределах 0,8-1,4%.The disadvantages of the known device are low fast. The action and the presence of a relative error in the range of 0.8-1.4%.
Цель изобретени - повышение быстродействи .The purpose of the invention is to increase speed.
Поставленна цель достигаетс тем, что в устройство дл вычислени функции 2 Тх%у,содержащее первый и второй коммутаторы, сумматор, первьй регистр и схему сравнени , дополнительно введены с третьего поThis goal is achieved in that the device for calculating the function 2 Tx% y, containing the first and second switches, the adder, the first register and the comparison circuit, are additionally entered from the third to
шестой коммутаторы, первьА и второй квадраторы, второй регистр, с первой по четвертую группы элементов И, схема сравнени с нулем, блок извлечени квадратного корн , реверсивный счетчик, блок анализа и блок синхронизации, причем сумматор выполней в виде сумматора-вычитател , первые информационные входы первого и второго коммутаторов соединены соответственно с входом первого арг мента устройства и выходом первого квадратора, вход которого соединен с входом второго аргумента устройст ва, вход уска которого подключен к входу пуска блока синхронизации, первый вых-од которого соединен с первыми управл ющими входами с первого по третий коммутаторов и первы ми входами элементов И первой и вто рой групп, второй выход блока синхронизации соединен с вторыми управл ющими входами первого и второг коммутаторов и первым управл ющим входом четвертого коммутатора, третий выход блока синхронизации соединен с первыми входами элементов И третьей и четвертой групп, четверты вькод блока синхронизации соединен с третьим управл ющим входом второг коммутатора и вторыми управл ющими входами третьего и четвертого коммутаторов , выход первого коммутатора через второй квадратор соединен с первым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом сумматора-вычитател , выходы разр дов которого соединены с вторыми входами соответствующих элементов И первой группы и первым и вторы информационными входами четвертого коммутатора, выход которого- соединен с информационным входом второго регистраj выходы разр дов которого соединены с вторым информационным входом третьего коммутатора и вторыми входами соответствующих элемен- . тов И третьей группы, вькоды которых соединены с первой группой входо схемы сравнени , втора группа входов которой соединена с вькодами элементов И четвертой группы, вторые входы соответствую1щх элементов И/ которой соединены с выходами младших разр дов первого регистра и первым информационным входом п того коммутатора, второй информационный вход которого соединен с выходами старших разр дов первого регистра и входом схемы сранени с нулем, пр мой выход которой соединен с первым управл ющим входом п того ком . мутатора и управл ющим входом блока извлечени квадратного корн , выходы разр дов которого соединены с вторыми входами соответствующих элементов И второй группы, выходы которых соединены с информационным входом реверсивного счетчика, выход которого . соединен с первым и вторым информационными входами шестого коммутатора и вторым и третьим информационными входами второго коммутатора, выход которого соединен с вторым информационным входом сумматора-вычитател , инверсньй выход схемы сравнени с нулем соединени с вторым управл ющим входом п того коммутатора и первым управл ющим входом шестого коммутатора, выход которого вл етс выходом устройства. Кроме того, блок анализа содержит триггер, два элемента задержки и с первого по п тый элементы И, пр мой и инверсный выходы триггера соединены с первыми входами соответственно первого и второго элементов И, вторые входы которых соединены с выходами соответственно первого и второго элементов задержки, инверс.ные выходы первого и второго элементов И соединены с первыми входами соответственно третьего и четвертого элементов И, первый и второй входы п того элемента И соединены с пр мыми выходами соответственно первого и второго элементов И, вход установки в О триггера соединен с инверсным выходом схемы сравнени , вторым входом четвертого элемента И и входом первого элемента задержки, вход установки в 1 триггера соединен с пр мым выходом схемы сравнени , вторым входом третьего элемента И, входом второго элемента задержки , управл ющим входом сумматоравычитател и входом разрешени блока синхронизации, вход останова которого соединен с выходом п того элемента И и вторым управл ющим входом шестого коммутатора, выходы третьего и четвертого элементов И соединены с входами соответственно суммировани и вычитани реверсивного счетчика. На фиг. 1 дана блок-схема устройства на фиг. 2 - вариант конструкции блока анализа. Устройство содержит входы 1 и 2 аргумента, входы 3 и 4 управлени коммутатора 5, квадратор 6, выходы 7 коммутатора и 8 квадратора, входы 9 5 квадратора,входы 10-13 коммутатора квадратор 14, коммутатор 15, входы 16 и 17 коммутатора 18, сумматорвычитатель 19,. вход 20 з Фавлени , выход 21 сумматора-вычитател , входы 22-2 группы элементов И 25 и коммутатора 26, регистры 27 и 28, выходы 29-31 регистров, входы 32-35 схемы 36 сравнени с нулем, коммутатор 37, группу-элементов И 38 .и 39, выходы 40 и 41 схемы сравнени с нулем, схему 42 сравнени , входы 43-46 блока 47 извлечени квадратного корн и блока 48 анализа, вход 49. группы элементов И, выходы 50-53 блока анализа, группу элементов И 54, реверсивный счетчик 55 с входами 56 и 57 и выходом 58, входы .блока 59-61 синхронизации, коммутатор 62, блок 63 с выходами 64-67. Блок анализа содержит триггер 68 элементы 69 и 70 задержки, элементы И 71-75. Выходы блока 63.синхронизащи имеют следующую логику подключени : 64-3, 11, 16, 22, 49 65-4, 12, З; 66-34, 35; 67-13, 17, 24. Работа устройства основана на следующем алгоритме. Пусть 2 И . разр дность подкоренного выражени Предлагаетс извлекать корень табличным путем только из h старших разр дов подкоренного выражени и затем при необходимости корректи ровать результат либо извлекать табличным путем корень из П млад ших разр дов, если старшие разр ды равны 0. Коррекци разр дов основываетс на следующем: существует интервал В, , BjJ значений подкоренного вь1ражени , в пределах которого в СИЛУ ограничений (П -разр дные значени аргументов), значение корн вл етс одним и тем же с точностью до младшего разр да аргументов и определ етс i . (1) el Л г-гЧг, если Z - приближенное значение кор н из И старших разр дов подкоренного вьгражени и Z -квадрат этого значени , тона основе выражений. (1) возможно определить границы достоверности Z и если исходное 026 подкоренное значение находитс в этом интервале е,, то процесс вычислени заканчиваетс , в противном случае существует св зь между найденными границами неверного , приближени ,, 7 границами точного результата В ,62 св зь между границами определ етс 62-6, z,zH (i) , «I n В,&,2Г z; %,z (3 l -г;, z;., , преобразовыва вьфажени (2) и (3) учитьша , что все значени границ содержат одинаковые п старших разр дов и их численные значени можно рассматривать только в пределах И мпадших разр дов Bin мл 2 мл г-т- -т-% /; 6,пмл &,пмп г-т; + 21 t . г t Анализ выражений (4) и (5) показывает , что можно оперировать только с (fj -1) старшими разр дами fj мпадших разр дов значений границ, что позволит значительно сократить разр дность регистрового и дополнительного оборудовани , если 4 подкоренное значение и 2 62 , найденного в соответствии с вьфажением (1), то на основании (4) начинаетс последовательный процесс суммиройани 2 со значением приближенного % , увеличенного на единицу, причем в каждом цикле приближенное значение увеличиваетс на единицу. Точным значением корн будет последнее наращиваемое значение z , когда сумма превысит или станет равной подкоренному значению; если 2 Oj ; и Z « 6, J то коррекци результата отличаетс тем, что из С, происходит вычитание значени 2, уменьшенного на единицу, причем в каждом цикле значение уменьшаетс на единицу до тех пор, пока г €the sixth switches, the first and second quadrants, the second register, from the first to the fourth groups of elements AND, the comparison circuit with zero, the square root extraction unit, reversible counter, analysis unit and synchronization unit, the adder performed as a subtractor, the first information inputs the first and second switches are connected respectively to the input of the first device arg ment and the output of the first quadr, whose input is connected to the input of the second argument of the device, the input of which is connected to the start input of the unit synchronization, the first output of which is connected to the first control inputs from the first to third switches and the first inputs of the elements of the first and second groups, the second output of the synchronization unit is connected to the second control inputs of the first and second switches and the first control input of the fourth switch, the third output of the synchronization unit is connected to the first inputs of elements of the third and fourth groups, fourths of the code of the synchronization unit is connected to the third control input, the second switch and the second control input The third and fourth switches, the output of the first switch through the second quad is connected to the first information input of the third switch, the output of which is connected to the first information input of the adder-subtractor, the bits of which are connected to the second inputs of the corresponding elements And the first group and the first and second information inputs the fourth switch, the output of which is connected to the information input of the second register; whose outputs of the bits are connected to the second information input of the third switch and the second inputs of the corresponding elements. Commodity AND of the third group, whose codes are connected to the first group of input comparison circuit, the second group of inputs of which are connected to the codes of elements AND of the fourth group, the second inputs of the corresponding elements AND / which are connected to the outputs of the lower bits of the first register and the first information input of the fifth switch, the second information input of which is connected to the outputs of the higher bits of the first register and the input of the zero matching circuit, the direct output of which is connected to the first control input of the first com. the mutator and the control input of the square root extraction unit, the outputs of the bits of which are connected to the second inputs of the corresponding elements AND of the second group, the outputs of which are connected to the information input of the reversible counter, the output of which. connected to the first and second information inputs of the sixth switch and the second and third information inputs of the second switch, the output of which is connected to the second information input of the adder-subtractor, inverse output of the comparison circuit with zero connection to the second control input of the fifth switch a switch whose output is a device output. In addition, the analysis unit contains a trigger, two delay elements and first to fifth elements, And, direct and inverse outputs of the trigger are connected to the first inputs of the first and second And elements, respectively, the second inputs of which are connected to the outputs of the first and second delay elements, respectively the inverse outputs of the first and second elements And are connected to the first inputs of the third and fourth elements, respectively, the first and second inputs of the fifth element And are connected to the direct outputs of the first and second elements, respectively in AND, the installation input to the O flip-flop is connected to the inverted output of the comparison circuit, the second input of the fourth AND element and the input of the first delay element, the installation input to the 1 flip-flop is connected to the forward output of the comparison circuit, the second input of the third And element, the second delay element input, the control input of the totalizer and the resolution input of the synchronization unit, the stop input of which is connected to the output of the fifth And element and the second control input of the sixth switch, the outputs of the third and fourth And elements are connected to the inputs and, respectively, the summation and subtraction of the reversible counter. FIG. 1 is a block diagram of the device in FIG. 2 - a variant of the construction of the analysis unit. The device contains the inputs 1 and 2 of the argument, inputs 3 and 4 of the control switch 5, quad 6, outputs 7 switch and 8 quad, inputs 9 5 quad, inputs 10-13 switch quad 14, switch 15, inputs 16 and 17 switch 18, summator nineteen,. input 20 s Favleni, output 21 of the adder-subtractor, inputs 22-2 of the element group I 25 and switch 26, registers 27 and 28, outputs 29-31 of registers, inputs 32-35 of the circuit 36 compared with zero, switch 37, group elements And 38 and 39, outputs 40 and 41 of the comparison circuit with zero, the comparison circuit 42, inputs 43-46 of the square root extraction unit 47 and analysis block 48, input 49. And groups of the outputs, Analytical block outputs 50-53, And 54, a reversible counter 55 with inputs 56 and 57 and output 58, inputs of the synchronization unit 59-61, switch 62, unit 63 with outputs 64-67. The analysis block contains a trigger 68 elements 69 and 70 of the delay, the elements And 71-75. The outputs of block 63. sync have the following connection logic: 64-3, 11, 16, 22, 49 65-4, 12, G; 66-34, 35; 67-13, 17, 24. The device is based on the following algorithm. Let 2 And. podkornyh razor expression It is proposed to extract the root in a tabular way only from the h higher bits of the rooted expression and then, if necessary, to correct the result or to retrieve the pooled root from the Pth least significant bits, if the high order bits are based on the following: there is an interval B,, BjJ of the values of the radicata, within which there are constraints in POWER (P-bit values of the arguments), the root value is the same with the accuracy of the least significant bit of the arguments and i is defined. (1) el г r-hgg, if Z is an approximate value of the roots of the most significant bits of the radicand and Z is the square of this value, the tone based on the expressions. (1) it is possible to determine the confidence limits of Z and if the initial 026 radicand value is in this interval e, then the calculation process ends, otherwise there is a relationship between the found boundaries of the wrong, approximation, 7 boundaries of the exact result B, 62 the connection between the boundaries are 62-6, z, zH (i), "I n B, & 2g z; %, z (3 l -г ;, z;.,, transforming the expression (2) and (3) teach that all boundary values contain the same n most significant bits and their numerical values can be considered only within the limits of the most significant bit Bin ml 2 ml g-t -t-% /; 6, pml & pmp g-t + 21 t. g t Analysis of expressions (4) and (5) shows that it is possible to operate only with (fj -1 ) the higher bits fj of the fronted bits of the values of the boundaries, which will significantly reduce the size of the register and additional equipment, if 4 bred values and 2 62 found in accordance with the extrusion (1), then Based on (4), a sequential process of summing up 2 with an approximate% value increased by one begins, with an approximate value increasing by one in each cycle. The exact root value will be the last incrementing value z when the sum exceeds or becomes equal to the root value; ; and Z "6, J, then the correction of the result differs in that from C, the value 2 is subtracted, reduced by one, and in each cycle the value is reduced by one until r €
7171
не станет больше или равно разности Число циклов зависит от величины старших ц разр дов и вл етс максмальным , когда она равна 1. Поэтому целесообразно первое приближение брать в середине интервала возможных значений, что уменьшит число лагов. Методом врем структурной оптимизации устройства вл етс варьирование числом старших разр дов из 2 п , на основе которых определ етс первое приближение, результатаwill not exceed or equal to the difference. The method of structural device optimization time is the variation in the number of high-order bits of 2 n, on the basis of which the first approximation is determined, the result
В качестве примера рассмотрим работу устройства при ц 11 (разр дность аргументов). Аргументы, с приходом сигнала разрешени на вход 59 .блока 63 поступают на входы 1 и 2 устройства, а на входы 3 и It - сигнал с выхода 64. В результате первый аргумент с выхода 7 коммутатора 5 поступает на вход 9 квадратора 14, а квадрат второго аргумента с выхода 8 квадратора 6 на входы 10 коммутатора 15. Квадратор 14 возводит в квадрат первый аргумент и по управл ющему входу 16 коммутатора 18 коммутирует данное значение на сумматор-вычитатель 19, куда поступает также квадрат второго аргумента с выхода коммутатора 15. Сумматор-вычитатель, установленный по входу 20 на суммирование , производит суммирование и значение суммы поступает на элементы И 25, а с его выхода записываетс в первьй регистр 27. Пусть там находитс число 3969, двоичный код которого 0000000000111110000001. Анализ 11 старших разр дов с первого выхода 29 по входу 32 схемы 36 определ ет наличие О и 1 на инверсном 40 и пр мом 41 его выходах. Поэтому значение 11 старших разр дов поступает через коммутатор 37 на информационный вход-44 блока 47. На управл ющем входе 43 логическа единица и поэтому на выходе 47 получаем приближенное значение корн , которое возможно придетсй корректировать. Это значение по управл ющему входу 49 через блок 54As an example, we consider the operation of the device with m 11 (the width of the arguments). Arguments, with the arrival of the resolution signal at the input 59. Of the block 63, are fed to the inputs 1 and 2 of the device, and to the inputs 3 and It - the signal from the output 64. As a result, the first argument from the output 7 of the switch 5 is fed to the input 9 of the quadrant 14, and the square the second argument from the output 8 of the quad 6 to the inputs 10 of the switch 15. The quadrature 14 squares the first argument and switches 16 on the control input 16 of the switch 18 to the adder-subtractor 19, which also receives the square of the second argument from the output of the switch 15. The adder- subtracter move 20 to sum, produces summation and the sum value goes to the elements And 25, and from its output is written to the first register 27. Let there be the number 3969, the binary code of which is 0000000000111110000001. Analysis of the 11 most significant bits from the first output 29 to the input 32 of the circuit 36 determines the presence of O and 1 at inverse 40 and forward 41 of its outputs. Therefore, the value of the 11 most significant bits goes through the switch 37 to the information input-44 of the block 47. At the control input 43 there is a logical unit and therefore, at the output 47, we obtain an approximate root value, which may have to be corrected. This value is at control input 49 through block 54
2828
поступает на вход реверсивного счетчика 55, а с его выхода - на входы коммутаторов 5 и 15. С приходом второго управл ющего сигнала с выхода 65 на управл ющие входы 4, 12 и 23 в регистр 28 через коммутатор 26 поступает значение верхней границы интервала в соответствии с выражением (1). Дл данного значени интервал точных значений корн мен етс от 46 до 63. Пусть, . первое приближение равно середине этого интервала, т.е. 55. Значение 10 старших разр дов 11 младujHx разр дов верхней границы дл Z- 55,8 1000000100, а значение 10 старших разр дов 11 младших подкоренного вьфажени 1111000000. Эти значени с подачей третьего управл ющего сигнала с выхода 66 на входы 34 и 35 поступают через элемент 38 и 39 на схему 42 сравнени .arrives at the input of the reversible counter 55, and from its output at the inputs of switches 5 and 15. With the arrival of the second control signal from output 65 to control inputs 4, 12 and 23, the value of the upper limit of the interval in accordance with with the expression (1). For this value, the range of exact root values varies from 46 to 63. Let,. the first approximation is equal to the middle of this interval, i.e. 55. The value of the 10 most significant bits of the 11 low uHH bits of the upper limit for Z is 55.8 1000000100, and the value of the 10 most significant bits of the 11 lower bore roots 1111000000. These values give the third control signal from output 66 to inputs 34 and 35 through the element 38 and 39 to the comparison circuit 42.
. Управл ющие сигналы с выходов 50 и 53 соответственно увеличивают содержимое счетчика 55 на единицу и устанавливают сумматор-вычитатель на суммирование . С приходом управл ющего, сигнала с выхода 67 на входы 13, 17 и 24 начинаетс процесс наращивани значени верхней границы в соответствии с выражением (4), а с приходом управл ющего сигнала с выхода 66 ее сравнение с содержимым регистра 27. Така поочередна подача управл ющих сигналов с выходов 67 и 66 продолжаетс до тех, пока Z4 2 Это наступит, когда содержимое счетчика 55 станет равным 63, так как содержимое регистров 27 и 28 станет равным между собой. Логический сигнал с выхода 52 блокирует работу блока 63 и разрешает вьщачу содержимого 55 по информационным входам коммутатора 62 на выход устройства.. The control signals from the outputs 50 and 53 respectively increase the contents of the counter 55 by one and set the adder-subtractor for summation. With the arrival of the control signal from the output 67 to the inputs 13, 17 and 24, the process of increasing the upper limit value begins in accordance with expression (4), and with the arrival of the control signal from the output 66 it is compared with the contents of the register 27. This alternate control feed The outputs from outputs 67 and 66 continue until Z4 2 This happens when the contents of counter 55 become 63, since the contents of registers 27 and 28 become equal to each other. The logic signal from the output 52 blocks the operation of the block 63 and allows the contents 55 to be passed through the information inputs of the switch 62 to the output of the device.
Таким образом, быстродействие предлагаемого устройства возросло в 1,6 раза и обеспечена точность результата в пределах разр дной сетки аргументов.Thus, the speed of the proposed device has increased 1.6 times and the accuracy of the result is ensured within the limits of the discharge grid of arguments.
5050
S3 S3
Фиг.гFigg
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843691362A SU1166102A1 (en) | 1984-01-16 | 1984-01-16 | Device for calculating values of function z=square root of sum of two squared numbers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU843691362A SU1166102A1 (en) | 1984-01-16 | 1984-01-16 | Device for calculating values of function z=square root of sum of two squared numbers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1166102A1 true SU1166102A1 (en) | 1985-07-07 |
Family
ID=21100035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU843691362A SU1166102A1 (en) | 1984-01-16 | 1984-01-16 | Device for calculating values of function z=square root of sum of two squared numbers |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1166102A1 (en) |
-
1984
- 1984-01-16 SU SU843691362A patent/SU1166102A1/en active
Non-Patent Citations (1)
| Title |
|---|
| 1. Авторское свидетельство СССР № 624238, ют. G 06 F 7/20, 1976. 2. Авторское свидетельство СССР № 943718, кл. G 06 W 7/552, 1980 (прототип). * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Agrawal et al. | On modulo (2 n+ 1) arithmetic logic | |
| SU1166102A1 (en) | Device for calculating values of function z=square root of sum of two squared numbers | |
| US5751618A (en) | Arithmetic circuit | |
| GB1476603A (en) | Digital multipliers | |
| RU2143723C1 (en) | Device for modulo multiplication of numbers | |
| SU828199A1 (en) | Parallel digital integrator with floating point | |
| US3627998A (en) | Arrangement for converting a binary number into a decimal number in a computer | |
| SU1566345A1 (en) | Coordinate converter | |
| SU1027732A1 (en) | Digital function generator | |
| SU1140115A1 (en) | Device for calculating value of polynominal of degree n | |
| SU746544A1 (en) | Function computing device | |
| RU1790782C (en) | Device for indication of roots | |
| SU771667A1 (en) | Device for approximating number | |
| US3688100A (en) | Radix converter | |
| SU1305671A1 (en) | Device for calculating values of function z=arccos y/x | |
| SU1465882A1 (en) | Inverse value computing device | |
| SU964634A1 (en) | Device for computing function: x equals square root from squared a plus squared b | |
| SU754413A1 (en) | Computing device in redundancy notation | |
| SU1262489A1 (en) | Device for calculating logarithmic value | |
| SU783791A1 (en) | Polynominal multiplying device | |
| RU2248094C2 (en) | Device for transforming numbers from decimal to binary notation scale | |
| SU911522A1 (en) | Digital function generator | |
| SU1339553A1 (en) | Divider | |
| RU2022472C1 (en) | Device for checking and error correction in redundant modular code | |
| SU907545A1 (en) | Device for tangent and cotangent computation |