RU2515225C1

RU2515225C1 - Multistage paraphase logic device

Info

Publication number: RU2515225C1
Application number: RU2012152692/08A
Authority: RU
Inventors: Владимир Ануфриевич Лементуев
Priority date: 2012-12-07
Filing date: 2012-12-07
Publication date: 2014-05-10

Abstract

FIELD: information technology.

SUBSTANCE: device has a clock CMIS inverter and, in each stage, two n-type reset transistors, two CMIS inverters, a delay element and a logic unit, key circuits made from series-connected n-type transistors, power and earthing buses. The delay element has two inverting elements, each having a p-type transistor and an n-type transistor. The CMIS inverters are connected in a flip-flop circuit.

EFFECT: faster operation of the device.

2 dwg

Description

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах для реализации логических устройств.The invention relates to the field of computer technology and can be used in CMDP integrated circuits for the implementation of logical devices.

Известно каскадное логическое устройство (Патент США №6211704, FIG.7, Н(А)03К 19/096, НКИ 326/121 от 03.04.2001). Это устройство содержит в каждом каскаде два инвертора с обратными связями, логический блок в виде ключевых цепей, выполненных на последовательно соединенных транзисторах n-типа, два входных и выходной инверторы, элемент контроля на двух транзисторах n-типа и транзисторе p-типа, а также тактовый и ключевой транзисторы n-типа. Недостаток этого устройства - его избыточная сложность, когда для реализации необходимо 4 входных и 4 выходных управляющих сигнала и 15 МДП транзисторов, помимо логических.Known cascading logic device (US Patent No. 6211704, FIG.7, H (A) 03K 19/096, NKI 326/121 from 04/03/2001). This device contains in each stage two inverters with feedback, a logic block in the form of key circuits made on series-connected n-type transistors, two input and output inverters, a control element on two n-type transistors and a p-type transistor, and n-type clock and key transistors. The disadvantage of this device is its excessive complexity, when the implementation requires 4 input and 4 output control signals and 15 MOS transistors, in addition to logical ones.

Наиболее близким техническим решением к предлагаемому является каскадное парафазное логическое устройство (Патент РФ №2349028, Н03К 19/0948 от 10.03.2009). Устройство содержит в каждом каскаде входной и выходной тактирующие элементы, два транзистора сброса n-типа, два КМДП инвертора, включенных по схеме триггера, и логический блок, содержащий, по меньшей мере, две ключевые цепи, выполненные каждая из последовательно соединенных транзисторов n-типа. Недостатком устройства является ограниченное быстродействие, что обусловлено распространением сигнала с тремя временными задержками соответственно в входном и выходном тактирующих элементах и в логической триггерной части.The closest technical solution to the proposed one is cascade paraphase logic device (RF Patent No. 2349028, Н03К 19/0948 dated 03/10/2009). The device contains input and output clock elements in each cascade, two n-type reset transistors, two KMDP inverters connected according to the trigger circuit, and a logic block containing at least two key circuits made by each of the n-type transistors connected in series . The disadvantage of this device is its limited performance, due to the propagation of the signal with three time delays in the input and output clock elements and in the logical trigger part, respectively.

Техническим результатом изобретения является повышение быстродействия устройства.The technical result of the invention is to increase the speed of the device.

Технический результат достигается тем, что каскадное парафазное логическое устройство, содержащее тактовый КМДП инвертор и в каждом каскаде первый и второй транзисторы сброса n-типа, первый и второй КМДП инверторы, включенные между соответствующими клеммами питания и шиной земли, и логический блок, содержащий по меньшей мере две ключевые цепи, выполненные каждая из последовательно соединенных транзисторов n-типа, затворы которых подключены к парафазным логическим входам каскада таким образом, что только одна ключевая цепь нормально замкнута, а все другие - нормально разомкнуты, при этом первые выводы ключевых цепей подключены к шине земли, а вторые являются соответственно прямым и инверсным выходами каскада, которые подключены к одному из парафазных логических входов последующего каскада, прямой выход каскада соединен с выходом первого и с входом второго КМДП инверторов, а инверсный выход каскада соединен с выходом второго и с входом первого КМДП инверторов, первый и второй транзисторы сброса n-типа включены между шиной земли и соответственно прямым и инверсным выходами каскада, вход тактового КМДП инвертора и затворы транзисторов сброса n-типа в первом каскаде подключены к тактовой шине, клемма питания в первом каскаде подключена к выходу тактового КМДП инвертора, который включен между шиной питания и шиной земли, а также содержит в каждом каскаде элемент задержки, содержащий первый и второй инвертирующие элементы, каждый из которых содержит транзистор p-типа и транзистор n-типа, которые включены последовательно между шиной питания и шиной земли, затворы транзисторов p- и n-типа первого инвертирующего элемента соединены соответственно с выходом тактового КМДП инвертора и с клеммой питания данного каскада, затвор транзистора n-типа второго инвертирующего элемента подключен к тактовой шине, точка соединения транзисторов p- и n-типов первого инвертирующего элемента подключена к затвору транзистора p-типа второго инвертирующего элемента, точка соединения транзисторов p- и n-типов второго инвертирующего элемента является выходом элемента задержки и подключена к клемме питания последующего каскада, затворы транзисторов сброса n-типа во втором и последующих каскадах также подключены к тактовой шине.The technical result is achieved by the fact that a cascade paraphase logic device containing a clock KMDP inverter and in each cascade the first and second reset transistors of n-type, the first and second KMDP inverters connected between the corresponding power terminals and the ground bus, and a logic block containing at least at least two key circuits made by each of the n-type transistors connected in series, the gates of which are connected to the paraphase logic inputs of the cascade in such a way that only one key circuit is normally closed whip, and all others are normally open, while the first outputs of the key circuits are connected to the ground bus, and the second are respectively the direct and inverse outputs of the cascade, which are connected to one of the paraphase logic inputs of the subsequent cascade, the direct output of the cascade is connected to the output of the first and the input of the second KMDP of the inverters, and the inverse output of the cascade is connected to the output of the second and the input of the first KMDP of the inverters, the first and second reset transistors of n-type are connected between the ground bus and, respectively, direct and inverse outputs and the cascade, the inverter clock input KMDP and the gates of the n-type reset transistors in the first stage are connected to the clock bus, the power terminal in the first stage is connected to the inverter clock KMDP output, which is connected between the power bus and the ground bus, and also contains an element in each cascade delays containing the first and second inverting elements, each of which contains a p-type transistor and an n-type transistor, which are connected in series between the power bus and the ground bus, the gates of the p- and n-type transistors of the first inverting electric The elements are connected respectively to the output of the inverter CMDC clock and to the power terminal of this stage, the gate of the n-type transistor of the second inverting element is connected to the clock bus, the connection point of the p- and n-type transistors of the first inverting element is connected to the gate of the p-type transistor of the second inverting element , the connection point of p- and n-type transistors of the second inverting element is the output of the delay element and is connected to the power terminal of the subsequent stage, the gates of the n-type reset transistors to the second m and subsequent stages are also connected to the clock bus.

Существенными отличительными признаками в указанной совокупности признаков является наличие в каждом каскаде элемента задержки, который включен между клеммами питания соседних каскадов, подключение затворов транзисторов сброса n-типа во всех каскадах к тактовой шине и выполнение элемента задержки в виде двух последовательно включенных тактируемых инвертирующих элементов.Significant distinguishing features in this set of features are the presence of a delay element in each cascade that is connected between the power terminals of adjacent cascades, the connection of the gates of n-type reset transistors in all stages to the clock bus, and the execution of the delay element in the form of two clockwise inverting elements connected in series.

Наличие в предлагаемом устройстве перечисленных выше существенных отличительных признаков обеспечивает решение поставленной технической задачи - повышения быстродействия устройства. В устройстве-прототипе временная задержка на каскад является суммой задержек входного и выходного тактирующих элементов и задержки в триггерной части - КМДП инверторах при участии цепей логического блока. В заявленном устройстве тактовый инвертор один на все каскады и его вклад в общую задержку незначителен. Процесс формирования парафазного состояния в такой же триггерной части происходит синхронно с переключением элемента задержки. Напряжение на клемме питания последующего каскада формируется одновременно с появлением парафазных сигналов на выходах предыдущего каскада. Поэтому при соответствующем выборе параметров транзисторов элемента задержки и при заданной емкостной нагрузке на выходах каскада временная задержка на каскад может соответствовать только одной задержке установления парафазного сигнала в триггерной части, состоящей из КМДП инверторов и ключевых цепей логического блока.The presence in the proposed device of the above significant distinguishing features provides a solution to the technical problem - improving the speed of the device. In the prototype device, the time delay per cascade is the sum of the delays of the input and output clock elements and the delays in the trigger part — the CMDP inverters with the participation of the logic block circuits. In the claimed device, the clock inverter is one for all stages and its contribution to the total delay is negligible. The process of forming a paraphase state in the same trigger part occurs synchronously with the switching of the delay element. The voltage at the power terminal of the subsequent stage is formed simultaneously with the appearance of paraphase signals at the outputs of the previous stage. Therefore, with the appropriate choice of the parameters of the transistors of the delay element and for a given capacitive load at the outputs of the cascade, the time delay per stage can correspond to only one delay in the establishment of the paraphase signal in the trigger part, which consists of the CMOS of inverters and the key circuits of the logic block.

На фиг.1 приведена принципиальная схема заявляемого каскадного парафазного логического устройства на примере двух каскадов. На фиг.2 приведена в качестве примера принципиальная схема логического блока для реализации функции 'Исключающее ИЛИ'.Figure 1 shows a schematic diagram of the inventive cascade paraphase logic device for example, two cascades. Figure 2 shows as an example the schematic diagram of a logical unit for implementing the function 'Exclusive OR'.

Каскадное парафазное логическое устройство (Фиг.1) содержит тактовый КМДП инвертор 1 и в каждом каскаде 2 первый 3 и второй 4 транзисторы сброса n-типа, первый 5 и второй 6 КМДП инверторы, элемент задержки 7 и логический блок 8, который содержит по меньшей мере две ключевые цепи 9, 10, выполненные из последовательно соединенных транзисторов n-типа каждая, затворы которых подключены к парафазным логическим входам 11 каскада таким образом, что только одна ключевая цепь нормально замкнута, а все другие - нормально разомкнуты. Элемент задержки 7 содержит первый 12 и второй 13 инвертирующие элементы, каждый из которых содержит транзистор p-типа и транзистор n-типа, которые включены последовательно между шиной питания 14 и шиной земли 15.The cascade paraphase logic device (FIG. 1) contains a clock CMD inverter 1 and in each stage 2 the first 3 and second 4 n-type reset transistors, the first 5 and second 6 CMD inverters, delay element 7 and logic block 8, which contains at least at least two key circuits 9, 10 made of series-connected transistors of n-type each, the gates of which are connected to the paraphase logic inputs 11 of the cascade in such a way that only one key circuit is normally closed, and all the others are normally open. The delay element 7 contains the first 12 and second 13 inverting elements, each of which contains a p-type transistor and an n-type transistor, which are connected in series between the power bus 14 and the ground bus 15.

Первые выводы ключевых цепей 9, 10 подключены к шине земли 15, а вторые являются соответственно прямым 16 и инверсным 17 выходами каскада, которые подключены к одному из парафазных логических входов 11 последующего каскада. Прямой выход 16 каскада соединен с выходом первого 5 и с входом второго 6 КМДП инверторов, а инверсный выход 17 каскада соединен с выходом второго 6 и с входом первого 5 КМДП инверторов. Первый 3 и второй 4 транзисторы сброса n-типа включены между шиной земли 15 и соответственно прямым 16 и инверсным 17 выходами каскада.The first outputs of the key circuits 9, 10 are connected to the ground bus 15, and the second are respectively direct 16 and inverse 17 outputs of the cascade, which are connected to one of the paraphase logic inputs 11 of the subsequent cascade. Direct output 16 of the cascade is connected to the output of the first 5 and to the input of the second 6 KMDP of inverters, and the inverse output 17 of the cascade is connected to the output of the second 6 and to the input of the first 5 KMDP of inverters. The first 3 and second 4 n-type reset transistors are connected between the ground bus 15 and, respectively, direct 16 and inverse 17 outputs of the cascade.

Вход тактового КМДП инвертора 1 и затворы транзисторов сброса 3, 4 n-типа подключены к тактовой шине 18.The input clock KMDP inverter 1 and the gates of the reset transistors 3, 4 n-type connected to the clock bus 18.

Затвор транзистора p-типа первого инвертирующего элемента 12 подключен к выходу 19 тактового КМДП инвертора 1, который включен между шиной питания 14 и шиной земли 15, а затвор транзистора n-типа второго инвертирующего элемента 13 подключен к тактовой шине 18, точка соединения транзисторов p- и n-типов первого инвертирующего элемента 12 подключена к затвору транзистора p-типа второго инвертирующего элемента 13, точка соединения транзисторов p- и n-типов которого является выходом 20 элемента задержки. Первый 5 и второй 6 КМДП инверторы включены между клеммой питания данного каскада 21 и шиной земли 15, причем в первом каскаде клемма питания 21 соединена с выходом 19 тактового КМДП инвертора 1, а во втором и последующих каскадах клемма питания 21 соединена с выходом 20 элемента задержки предыдущего каскада, затвор транзистора n-типа первого 12 инвертирующего элемента соединен с клеммой питания 21 данного каскада и является входом элемента задержки.The gate of the p-type transistor of the first inverting element 12 is connected to the output 19 of the clock CMSC of the inverter 1, which is connected between the power bus 14 and the ground bus 15, and the gate of the n-type transistor of the second inverting element 13 is connected to the clock bus 18, the connection point of the transistors p- and n-types of the first inverting element 12 is connected to the gate of the p-type transistor of the second inverting element 13, the connection point of the p- and n-type transistors which is the output 20 of the delay element. The first 5 and second 6 KMDP inverters are connected between the power terminal of this stage 21 and the ground bus 15, and in the first stage the power terminal 21 is connected to the output 19 of the clock KMDP of the inverter 1, and in the second and subsequent stages the power terminal 21 is connected to the output 20 of the delay element of the previous stage, the gate of the n-type transistor of the first 12 inverting element is connected to the power terminal 21 of this stage and is the input of the delay element.

Логический блок 8 при реализации функции 'Исключающее ИЛИ' (Фиг.2) содержит 6 транзисторов 22-27 n-типа, которые включены попарно последовательно и составляют 4 ключевые цепи логического блока: первая содержит первый 22 и второй 23 транзисторы n-типа, вторая - третий 24 и четвертый 25 транзисторы n-типа, третья - пятый 26 и четвертый 24 транзисторы n-типа, четвертая - второй 23 и шестой 27 транзисторы n-типа. Количество ключевых цепей соответствует числу логических состояний элемента - в данном случае 4 от двух переменных. Затворы первого 22 и пятого 26 транзисторов n-типа подключены к первому 28 логическому входу каскада, затворы третьего 24 и шестого 27 транзисторов n-типа подключены к второму 29 логическому входу, затворы второго 23 и четвертого 25 подключены соответственно к третьему 30 и четвертому 31 логическим входам каскада. Первая и вторая ключевые цепи включены между прямым 16 выходом каскада и шиной земли 15, а третья и четвертая цепи включены между инверсным 17 выходом каскада и шиной земли 15.Logical block 8 when implementing the function 'Exclusive OR' (Figure 2) contains 6 n-type transistors 22-27, which are connected in pairs in series and comprise 4 key circuits of the logical block: the first contains the first 22 and the second 23 n-type transistors, the second - the third 24 and fourth 25 transistors of n-type, the third - fifth 26 and fourth 24 transistors of n-type, the fourth - second 23 and sixth 27 transistors of n-type. The number of key chains corresponds to the number of logical states of the element - in this case, 4 from two variables. The gates of the first 22 and fifth 26 n-type transistors are connected to the first 28 logical input of the cascade, the gates of the third 24 and sixth 27 n-type transistors are connected to the second 29 logical input, the gates of the second 23 and fourth 25 are connected to the third 30 and fourth 31 logical the inputs of the cascade. The first and second key circuits are connected between the direct 16 output of the cascade and the ground bus 15, and the third and fourth circuits are connected between the inverse 17 output of the cascade and the ground bus 15.

Устройство работает следующим образом. В исходном состоянии - на первом полутакте, при единичном сигнале на тактовой шине 18 напряжение на выходе 19 тактового КМДП инвертора 1, на выходах 20 элементов задержки 7, клеммах питания 21 всех каскадов равно нулю, транзисторы сброса 3 и 4 открыты и сигналы на выходах 16 и 17 каскадов 2 также нулевые. Все ключевые цепи 9, 10 логических блоков 8 находятся поэтому в выключенном состоянии. На других логических входах 11 каскадов устанавливаются парафазные сигналы, соответствующие входным переменным. Например, на первый 28 и второй 29 логические входы для заданной, в данном случае функции 'Исключающее ИЛИ' поданы соответственно прямой и логически дополняющий сигналы первой переменной X, а на третий 30 и четвертый 31 логические входы поданы соответственно прямой и логически дополняющий сигналы второй переменной Y. При равенстве переменных X=Y в замкнутом состоянии находится первая ключевая цепь логического блока. При логическом неравенстве переменных в замкнутом состоянии находятся третья или четвертая ключевые цепи. Причем транзисторы n-типа ключевых цепей работают в режиме переключателей на разряд узловых емкостей выходов каскада. Ключевые цепи формируются по правилам булевой алгебры для парафазных сигналов.The device operates as follows. In the initial state, on the first half-cycle, with a single signal on the clock bus 18, the voltage at the output 19 of the clock CMD of the inverter 1, at the outputs of the 20 delay elements 7, the power terminals 21 of all stages is zero, the reset transistors 3 and 4 are open and the signals at the outputs 16 and 17 cascades 2 are also zero. All key circuits 9, 10 of logic blocks 8 are therefore in an off state. At the other logical inputs of 11 stages, paraphase signals are set corresponding to the input variables. For example, the first 28 and second 29 logic inputs for the specified, in this case, the function 'Exclusive OR' are fed, respectively, direct and logically supplementing the signals of the first variable X, and the third 30 and fourth 31 logic inputs are respectively direct and logically supplementing the signals of the second variable Y. If the variables X = Y are equal, the first key chain of the logical block is in a closed state. With a logical inequality of variables, the third or fourth key chains are in a closed state. Moreover, transistors of n-type key circuits operate in the switch mode for the discharge of nodal capacitances of the outputs of the cascade. Key chains are formed according to the rules of Boolean algebra for paraphase signals.

Рабочий полутакт начинается с подачи на тактовую шину 18 нулевого сигнала, при этом на все его логические входы 11 подаются сигналы от внешних устройств или от предыдущего каскада. Транзисторы сброса 3 и 4 n-типа закрываются, а на выходе 19 входного тактового инвертора 1 и клемме питания 21 первого каскада напряжение нарастает до величины напряжения на шине питания 14. Одновременно через открытые транзисторы p-типа КМДП инверторов 5 и 6 начинает расти напряжение на емкостях нагрузок, связанных с выходами этих инверторов. При поступлении на тактовую шину 18 нулевого сигнала транзистор n-типа второго инвертирующего элемента 13 и транзистор p-типа первого инвертирующего элемента 12 всех элементов задержки 7 закрываются, но напряжения в точках соединения транзисторов этих элементов сохраняются, что подготавливает их переключение с малой задержкой за счет уменьшения узловых емкостей. Если в замкнутом состоянии находится первая ключевая цепь, то благодаря току через транзисторы этой цепи напряжение на выходе первого КМДП инвертора 5 растет медленнее, чем на выходе второго КМДП инвертора 6. Поскольку данные инверторы объединены обратными связями по схеме триггера, процесс приводит к формированию нулевого напряжения на выходе первого инвертора 5 и на прямом выходе 16 каскада, а на выходе второго инвертора 6 и инверсном выходе 17 каскада - положительного напряжения, равного напряжению на шине питания 14, соответствующего логической 1 при X=Y.The working half-cycle begins with the supply of a zero signal to the clock bus 18, while signals from external devices or from the previous stage are supplied to all of its logical inputs 11. The reset transistors 3 and 4 of the n-type are closed, and at the output 19 of the input clock inverter 1 and the power terminal 21 of the first stage, the voltage rises to the voltage on the power bus 14. Simultaneously, through the open p-type transistors KMDP inverters 5 and 6, the voltage begins to increase capacitance loads associated with the outputs of these inverters. Upon receipt of a zero signal on the clock bus 18, the n-type transistor of the second inverting element 13 and the p-type transistor of the first inverting element 12 of all delay elements 7 are closed, but the voltages at the junction points of the transistors of these elements are stored, which prepares their switching with a low delay due to reduction of nodal capacities. If the first key circuit is in a closed state, then due to the current through the transistors of this circuit, the voltage at the output of the first CMDP of the inverter 5 grows more slowly than at the output of the second CMDP of the inverter 6. Since these inverters are combined by feedbacks according to the trigger circuit, the process leads to the formation of a zero voltage at the output of the first inverter 5 and at the direct output 16 of the cascade, and at the output of the second inverter 6 and the inverse output 17 of the cascade, a positive voltage equal to the voltage on the power bus 14 corresponding to the log 1 for X = Y.

Одновременно с нарастанием сигнала на выходе 19 тактового КМДП инвертора 1 начинает открываться транзистор n-типа первого инвертирующего элемента 12 и напряжение в точке соединения транзисторов этого элемента убывает до 0 с задержкой, определяемой скоростью формирования напряжения на выходе тактового КМДП инвертора 1, которая определяется величиной нагрузки на выходах 16 и 17 каскада. На выходе 20 элемента задержки 7 и на клемме питания 21 последующего каскада при этом также с задержкой начинает повышаться напряжение. Таким образом одновременно с установкой КМДП инверторов 5, 6 первого каскада в парафазное состояние синхронно, но с задержкой подготавливается включение последующего каскада устройства.Simultaneously with the increase in the signal at the output 19 of the clock CMSC of the inverter 1, the n-type transistor of the first inverting element 12 begins to open and the voltage at the connection point of the transistors of this element decreases to 0 with a delay determined by the rate of voltage generation at the output of the clock CMSC of the inverter 1, which is determined by the load at outputs 16 and 17 of the cascade. At the output 20 of the delay element 7 and at the power terminal 21 of the subsequent stage, the voltage also rises with a delay. Thus, simultaneously with the installation of the KMDP of the inverters 5, 6 of the first stage in the paraphase state, synchronously, but with a delay, the subsequent cascade of the device is being prepared.

Завершается полный такт при срабатывании последнего каскада устройства единичным сигналом на тактовом входе 13 первого каскада. Напряжение на выходе тактового КМДП инвертора 1 и на клемме питания 21 убывает, а транзисторы сброса 3, 4 n-типа открываются и независимо от состояния проводимости ключевых цепей логического блока 8 напряжения на выходах 16, 17 каскадов падает до нуля, что ведет к установке в исходное состояния устройства.The complete cycle ends when the last stage of the device is triggered by a single signal at the clock input 13 of the first stage. The voltage at the output of the clock CMDC of the inverter 1 and at the power terminal 21 decreases, and the reset transistors 3, 4 of the n-type open and regardless of the conductivity state of the key circuits of the logic unit 8, the voltage at the outputs 16, 17 of the cascades drops to zero, which leads to installation in initial state of the device.

За счет выбора соответствующих параметров транзисторов элемента задержки 7 при заданной емкостной нагрузке на выходах 16, 17 каскада временная задержка на каскад может соответствовать задержке установления парафазного сигнала в триггерной части, состоящей из КМДП инверторов 5, 6 и ключевых цепей 9, 10 логического блока 8.By selecting the appropriate parameters of the transistors of the delay element 7 for a given capacitive load at the outputs 16, 17 of the cascade, the time delay per stage can correspond to the delay of the establishment of the paraphase signal in the trigger part, which consists of the CMDP of inverters 5, 6 and key circuits 9, 10 of logic block 8.

Claims

A cascade paraphase logic device containing a clock KMDP inverter and in each cascade the first and second reset transistors of n-type, the first and second KMDP inverters connected between the corresponding power terminals and the ground bus, and a logic block containing at least two key circuits made each of the n-type transistors connected in series, the gates of which are connected to the paraphase logic inputs of the cascade in such a way that only one key circuit is normally closed, and all the others are normally open, p In this case, the first outputs of the key circuits are connected to the ground bus, and the second are respectively the direct and inverse outputs of the cascade, which are connected to one of the paraphase logic inputs of the subsequent cascade, the direct output of the cascade is connected to the output of the first and the input of the second CMDP of the inverters, and the inverse output of the cascade connected to the output of the second and the input of the first inverter MSCT, the first and second n-type reset transistors are connected between the ground bus and the direct and inverse outputs of the cascade, respectively, the input of the inverter's CMSC and the n-type reset transistors in the first stage are connected to the clock bus, the power terminal in the first stage is connected to the output of the inverter CMD clock, which is connected between the power bus and the ground bus, characterized in that it contains a delay element in each stage containing the first and second inverting elements, each of which contains a p-type transistor and an n-type transistor, which are connected in series between the power bus and the ground bus, the gates of the p- and n-type transistors of the first inverting element are connected respectively However, with the output of the inverter clock CMDC and with the power terminal of this stage, the gate of the n-type transistor of the second inverting element is connected to the clock bus, the connection point of the p- and n-type transistors of the first inverting element is connected to the gate of the p-type transistor of the second inverting element, point the connection of p- and n-type transistors of the second inverting element is the output of the delay element and is connected to the power terminal of the subsequent stage, the gates of the n-type reset transistors in the second and subsequent stages are also not connected to the clock bus.