RU2474868C1 - Modular computer system - Google Patents
Modular computer system Download PDFInfo
- Publication number
- RU2474868C1 RU2474868C1 RU2011126000/08A RU2011126000A RU2474868C1 RU 2474868 C1 RU2474868 C1 RU 2474868C1 RU 2011126000/08 A RU2011126000/08 A RU 2011126000/08A RU 2011126000 A RU2011126000 A RU 2011126000A RU 2474868 C1 RU2474868 C1 RU 2474868C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- outputs
- input
- output
- group
- Prior art date
Links
Images
Landscapes
- Hardware Redundancy (AREA)
Abstract
Description
Изобретение относится к вычислительной технике и может быть использовано для создания вычислительных систем, к которым предъявляются повышенные требования по надежности при длительной работе в неблагоприятных внешних условиях (внешние механические, электромагнитные и ионизирующие воздействия), например при работе в космосе.The invention relates to computer technology and can be used to create computer systems that are subject to increased reliability requirements for prolonged operation in adverse external conditions (external mechanical, electromagnetic and ionizing effects), for example, when working in space.
Известна трехканальная вычислительная система (См. АС №1156273), содержащая в каждом канале внешнее устройство и вычислительное устройство, информационный выход которого подключен к первому входу первого мажоритарного элемента и к первому входу первого элемента сравнения всех каналов. Второй вход первого элемента сравнения соединен с выходом первого мажоритарного элемента и с входом внешнего устройства, выход которого подключен к первому информационному входу второго мажоритарного элемента всех каналов, второй и третий информационные входы которого соединены соответственно со вторым и третьим информационными входами вторых мажоритарных элементов других каналов и с выходами внешних устройств соответственно. Выход второго мажоритарного элемента подключен к первому входу второго элемента сравнения и к первому входу вычислительного устройства. Второй вход второго элемента сравнения соединен с первым входом второго мажоритарного элемента, а выход - с выводом связи.A three-channel computing system is known (See AS No. 1156273), comprising an external device and a computing device in each channel, the information output of which is connected to the first input of the first majority element and to the first input of the first comparison element of all channels. The second input of the first comparison element is connected to the output of the first majority element and to the input of an external device, the output of which is connected to the first information input of the second majority element of all channels, the second and third information inputs of which are connected to the second and third information inputs of the second majority elements of other channels and with the outputs of external devices, respectively. The output of the second majority element is connected to the first input of the second comparison element and to the first input of the computing device. The second input of the second comparison element is connected to the first input of the second majority element, and the output to the communication output.
В каждом канале содержится также регистр номера канала, четыре блока анализа, группа элементов И, контрольный регистр и элемент ИЛИ, выход которого подключен ко входу прерывания вычислительного устройства. Первый вход контрольного регистра соединен с выходом последовательной передачи информации вычислительного устройства.Each channel also contains a channel number register, four analysis units, a group of AND elements, a control register and an OR element, the output of which is connected to the interrupt input of a computing device. The first input of the control register is connected to the output of the serial transmission of information of the computing device.
Входы контрольного регистра соединены с выходами группы элементов И. Вторые выходы соединены со входами элемента ИЛИ. Кроме того, каждый канал содержит элемент НЕ, а каждый блок анализа выполнен в виде дешифратора, связанного входами с выходами элементов сравнения.The inputs of the control register are connected to the outputs of the group of elements I. The second outputs are connected to the inputs of the element OR. In addition, each channel contains a NOT element, and each analysis unit is designed as a decoder associated with the inputs and outputs of the comparison elements.
Это известное устройство благодаря установке мажоритарных элементов в выходных информационных шинах вычислителей обеспечивает нейтрализацию неисправности, возникающей в одном из каналов при правильной работе двух других каналов. Кроме того, благодаря введению схем сравнения, подключенных к связям внешних устройств, обеспечивается обнаружение неправильной работы одного из каналов по отличию его информации от двух других, что позволяет диагностировать отказы внешних устройств путем анализа состояний контрольного регистра вычислительным устройством. Эти свойства являются достаточно положительными. Особенно важным является нейтрализация первой неисправности, возникающей в одном из каналов вычислительного устройства.This known device, thanks to the installation of the majority elements in the output information buses of the computers, ensures the neutralization of the malfunction that occurs in one of the channels during the correct operation of the other two channels. In addition, thanks to the introduction of comparison circuits connected to the connections of external devices, it is possible to detect the malfunction of one of the channels by distinguishing its information from the other two, which allows diagnosing failures of external devices by analyzing the states of the control register by a computing device. These properties are quite positive. Particularly important is the neutralization of the first malfunction that occurs in one of the channels of the computing device.
В то же время после возникновения неисправности в одном из каналов надежность дальнейшей работы системы резко снижается, так как возникновение неисправности в любом из двух оставшихся исправными вычислительных устройств приводит к полной неработоспособности системы. Это происходит потому, что интенсивность отказа в двух каналах в два раза больше, чем у одноканального вычислителя. Целесообразно максимально полно использовать имеющуюся избыточность в виде двух дополнительно введенных каналов для сохранения работоспособности системы после возникновения второй неисправности.At the same time, after the occurrence of a malfunction in one of the channels, the reliability of the further operation of the system decreases sharply, since the occurrence of a malfunction in any of the two remaining computing devices that are operational causes the system to become completely inoperative. This is because the failure rate in two channels is two times greater than that of a single-channel computer. It is advisable to make full use of the existing redundancy in the form of two additional channels introduced to maintain the system after the second malfunction.
Задача сохранения работоспособности системы при возникновении двух неисправностей в системе частично решена в резервированном вычислительном устройстве (См. АС №1200292). В данном устройстве для повышения надежности между блоками памяти и процессора введен коммутатор, переключающий блоки по сигналам встроенных средств оперативного контроля.The task of maintaining the system’s operability in the event of two malfunctions in the system is partially solved in a redundant computing device (See AS No. 1200292). In this device, to increase reliability between the memory blocks and the processor, a switch is introduced that switches the blocks according to the signals of the built-in means of operational control.
Общим недостатком известных вычислительных устройств является то, что как для работы схем мажоритации, так и для работы коммутатора, переключающего блоки в процессе работы, требуется синхронная и синфазная работа всех каналов устройства, что обеспечивается наличием единого генератора синхроимпульсов, кроме того, использование только встроенных в модули средств контроля не обеспечивает требуемую вероятность обнаружения отказов.A common drawback of known computing devices is that both the majorization schemes and the switch that switches the blocks during operation require synchronous and common mode operation of all channels of the device, which is ensured by the presence of a single clock generator, in addition, the use of only built-in control modules do not provide the required probability of failure detection.
При такой реализации резервирования отказ общего генератора приводит к отказу устройства в целом. Кроме того, наличие временного рассогласования одноименных сигналов разных каналов резервированного устройства требует постоянного снижения быстродействия с целью учета межканальных рассогласований, вызванных отличиями задержек элементов разных каналов. Более того в процессе работы в блоках вычислительного устройства под влиянием температуры и особенно из-за воздействия внешнего ионизирующего излучения, например космического пространства, происходит деградация параметров комплектующих элементов и особенно широко применяемых КИОП БИС, учесть которую при проектировании невозможно.With this implementation of redundancy, a failure of the common generator leads to a failure of the device as a whole. In addition, the presence of temporary mismatch of the same name signals of different channels of the redundant device requires a constant decrease in performance in order to take into account the inter-channel mismatches caused by differences in the delays of the elements of different channels. Moreover, in the process of working in the blocks of a computing device under the influence of temperature and especially due to the influence of external ionizing radiation, for example, outer space, the parameters of component parts and especially widely used KIOP LSI degrade, which cannot be taken into account during design.
С целью устранения отмеченных недостатков в части критичности отказа единого генератора синхроимпульсов, а также обеспечения максимально возможного быстродействия вычислительного устройства на каждом интервале времени работы в основном режимеIn order to eliminate the noted drawbacks in terms of the criticality of the failure of a single clock generator, as well as to ensure the highest possible speed of the computing device at each operating time interval in the main mode
Предлагается вычислительная система, содержащая несколько (К) модулей процессоров (ПР), несколько (L) модулей запоминающих устройств (ЗУ) и несколько (М) модулей устройств обмена (УО) для обмена с периферийными подсистемами последовательным кодом.A computing system is proposed that contains several (K) processor modules (OL), several (L) memory modules (memory), and several (M) modules of communication devices (UO) for exchanging serial code with peripheral subsystems.
Для организации взаимодействия процессоры связаны с ЗУ и УО через коммутаторы.To organize the interaction, the processors are connected to the memory and RAM through the switches.
На фиг.1 изображена структурная схема предлагаемой системы, цифрами от 1-1 до 1-К обозначены процессоры от ПР №1 до ПР №К соответственно, цифрами от 2-1 до 2-L обозначены запоминающие устройства от ЗУ №1 до ЗУ №L соответственно. Цифрами от 3-1 до 3-М обозначены устройства обмена. Цифрами 4-1 4-2 и 4-3 соответственно обозначены первая, и вторая, и третья группы коммутаторов (ГК). Цифрой 5 обозначен блок контроля и управления (БКУ). Цифрой 6 обозначен формирователь синхроимпульсов (ФСИ).Figure 1 shows the structural diagram of the proposed system, the numbers from 1-1 to 1-K indicate the processors from PR No. 1 to PR No. K, respectively, the numbers from 2-1 to 2-L indicate the storage device from memory No. 1 to memory No. L respectively. The numbers from 3-1 to 3-M indicate the exchange device. The numbers 4-1 4-2 and 4-3 respectively denote the first, and second, and third groups of switches (CC). The number 5 indicates the control and management unit (BKU). The number 6 denotes the shaper of the sync pulses (FSI).
Первые выходы и первые входы процессоров подключены соответственно к первой группе входов и выходов первой группы коммутаторов, ко вторым группам входов и выходов которой подключены выходы и входы запоминающих устройств, а вторые выходы и вторые входы процессоров подключены соответственно к первым входам и первым выходам второй группы коммутаторов, вторые входы и выходы которой подключены к выходам и входам УО, а их последовательный и синхронизирующие выходы подключены к информационному и синхронизирующему входам третьей группы коммутаторов, одноименные выходы которой являются соответствующими выходами системы, а и входам устройств обмена (УО). Информационный выход синхронизирующий выход УО являются одноименными входом системы.The first outputs and the first inputs of the processors are connected respectively to the first group of inputs and outputs of the first group of switches, to the second groups of inputs and outputs of which the outputs and inputs of the storage devices are connected, and the second outputs and second inputs of the processors are connected respectively to the first inputs and first outputs of the second group of switches the second inputs and outputs of which are connected to the outputs and inputs of the UO, and their serial and synchronizing outputs are connected to the information and synchronizing inputs of the third group of comm perimenters, outputs the same name are respective outputs of the system, and exchange devices and the inputs (UO). Information output The synchronizing output of the UO are the system input of the same name.
Информационные и сигнальные контрольные выходы запоминающих устройств, процессоров и устройств обмена подключены к соответствующим входам БКУ, у которого первая, вторая и третья группы управляющих выходов подключены соответственно к управляющим входам первой, второй и третьей групп коммутаторов. Синхронизирующие выходы ФСИ подключены к одноименным входам процессоров, ЗУ, УО иБКУ.Information and signal control outputs of storage devices, processors, and exchange devices are connected to the corresponding inputs of the control panel, in which the first, second, and third groups of control outputs are connected respectively to the control inputs of the first, second, and third groups of switches. The FSI's synchronizing outputs are connected to the inputs of the same processor, memory, UO and IKBU.
На фиг.2 изображена структура БКУ, где цифрой 21 обозначен регистр состояния, фиксирующий сигналы контрольных устройств модулей, подключенных к его входам. Цифрой 22 обозначена группа элементов (И, ИЛИ, НЕ), вырабатывающая сигналы управления коммутаторами и частой, которые фиксируются в регистре управления структурой 23-1 и регистре управления частотой 23-2, выходы которых являются выходами БКУ.Figure 2 shows the structure of the BCU, where the
БКУ использует как сигнальные контрольные выходы встроенного аппаратного контроля модулей (например mod 3), так и информационные контрольные выходы модулей, поступающие на внутренние схемы сравнения информации модулей между собой, при этом при контроле процессоров используются только 2 младших и знаковый разряды, что, как показывают результаты моделирования, обеспечивает достаточно высокую вероятность обнаружения отказа (не менее 0,8), вполне достаточную для практического применения. Контроль ЗУ по mod 3 также вполне достаточен, а контроль УО ведется сравнением на выдаваемом последовательном коде, что не требует заметных аппаратурных затрат. Таким образом, сочетание встроенных в модули средств контроля и сравнения информации модулей между собой обеспечивает необходимую для практических применений обнаруживающую способность.BKU uses both the signal control outputs of the built-in hardware control of the modules (for example, mod 3), and the information control outputs of the modules received by the internal circuitry for comparing the module information with each other, while only two low-order and significant bits are used for monitoring the processors, which, as shown simulation results, provides a sufficiently high probability of failure detection (at least 0.8), which is quite sufficient for practical use. The control of the memory by mod 3 is also quite sufficient, and the control of the memory is carried out by comparison on the issued serial code, which does not require significant hardware costs. Thus, the combination of means of monitoring and comparing the information of the modules built into the modules among themselves provides the detecting ability necessary for practical applications.
При формировании признака неисправности какого-либо модуля используются сигналы встроенных в модули контрольных устройств, которые обозначим как КУi, и сигналы, вырабатываемые схемами сравнения контрольной информации модулей, которые обозначим через ССi, тогда общий сигнал неисправности модуля Hi, который фиксируется в регистрах управления 23-1 и 23-2, будет сформирован по логике Hi=КУi∧CCi,When forming a malfunction sign of a module, the signals of the control devices built into the modules are used, which we will designate as KU i , and the signals generated by the module control information comparison circuits, which we designate by CC i , then the general malfunction signal of the Hi module, which is recorded in the control registers 23-1 and 23-2, will be formed by the logic Hi = КУi∧CCi,
где CCi=Иi∧(Иi-1∧Иi+1)∨(jИi∧(Иi-1∧Иi+1)). При этом Иj, Иj-1 и Иj+1 соответствуют прямым значениям информации модуля данного канала, предшествующего и последующего, а при наличии символа j впереди - их инверсным значениям.where CCi = Andi∧ (And i-1∧ And i + 1 ) ∨ (jИ i ∧ (And i-1 ∧ And i + 1 )). Moreover, And j , And j-1 and And j + 1 correspond to the direct values of the module information of this channel, the previous and the next, and in the presence of the symbol j in front - to their inverse values.
После записи информации в регистр управления 23-1 в коммутаторах происходит замещение сигналов неисправного модуля сигналами предшествующего, и в регистре 23-2 формируется соответствующий код понижения частоты.After recording information in the control register 23-1 in the switches, the signals of the faulty module are replaced by the signals of the previous one, and the corresponding code for lowering the frequency is generated in the register 23-2.
Причем при наличии признаков неисправности у идентичного модуля предшествующего канала сохраняется подключение информации собственного модуля и работа на номинальной частоте, что позволяет избежать «тупиковой ситуации» при неопределенности принятии решения, поскольку выбор надо делать из модулей, забракованных аппаратурой контроля. Это в некоторых случаях с учетом конечной вероятности обнаружения отказов может привести к ложному забракованию и «развалу» потенциально работоспособной системы.Moreover, if there is a malfunction in the identical module of the previous channel, the connection of the information of its own module and operation at the nominal frequency are saved, which helps to avoid a “deadlock” when decision making is uncertain, since the choice must be made from modules rejected by the control equipment. In some cases, taking into account the ultimate probability of failure detection, this can lead to false rejection and “collapse” of a potentially operational system.
На фиг.3 изображена структурная схема ГК. ГК содержит n двухвходовых мультиплексоров, обозначенных цифрами от 31-1 до 31-k. Мультиплексоры соединены таким образом, что их первый информационный вход подключен к выходу функционального модуля (ПР, ЗУ, УО), а второй вход объединен с выходом соседнего мультиплексора, являющегося выходом ГК, образуя при этом включение по кольцу, при котором информационный выход своего блока можно обозначить как Иi, предыдущего через Иi и последующего через Иi+1. Такое включение позволяет наращивать количество модулей только за счет введения связей. При этом мультиплексоры конструктивно размещаются в модуле процессора.Figure 3 shows the structural diagram of the Civil Code. GK contains n two-input multiplexers, indicated by the numbers from 31-1 to 31-k. The multiplexers are connected in such a way that their first information input is connected to the output of the functional module (PR, memory, UO), and the second input is combined with the output of the adjacent multiplexer, which is the output of the HA, forming an inclusion in the ring, at which the information output of its block can be denote as And, the previous through And and the next through And + 1. This inclusion allows you to increase the number of modules only through the introduction of relationships. In this case, the multiplexers are structurally located in the processor module.
Каждый мультиплексор управляющим входом подключен к соответствующему выходу блока контроля и управления и в зависимости от сигнала на этом входе передает на выход информацию или своего блока, или от соседнего мультиплексора.Each multiplexer by the control input is connected to the corresponding output of the control and control unit and, depending on the signal at this input, transmits information to either its own unit or from the neighboring multiplexer to the output.
На фиг.4 изображена структурная схема устройства обмена, где цифрой 41 обозначен регистр адреса подсистемы, цифрой 42 - регистр данных, цифрой 43 обозначен регистр адреса абонента, а цифрой 44 - делитель частоты.Figure 4 shows the structural diagram of the exchange device, where the
Параллельные входы регистров адреса подсистемы и абонента являются входами устройства. Выходы регистра адреса подсистемы подключены к входам делителя частоты, выход которого является синхронизирующим выходом устройства и подключен к синхронизирующим входам последовательно соединенных регистра данных и регистра адреса абонента, образующих сдвиговый регистр. При этом выход регистра адреса абонента является последовательным выходом устройства и системы, а вход регистра данных является последовательным входом устройства и системы. Это включение позволяет передать в одной посылке данные для внешней подсистемы и адрес абонента в ней, для которого эти данные предназначены. Передачей синхроимпульсов во внешнюю подсистему не только синхронизируется прием данных абонентом, но и сдвиг информации из его регистра, а также запись их в регистр данных УО. Такая организация обмена позволяет заметно сократить время передачи данных, но требует предварительного согласования порядка передачи данных, когда от абонента после приема очередного слова требуется запись следующего слова. Порядок может быть установлен посредством определения адресов абонента. Введение делителя частоты, управляемого кодом адреса подсистемы позволяет задать для каждой подсистемы частоту следования синхронизирующих импульсов, соответствующую быстродействию ее сдвигового регистра.The parallel inputs of the address registers of the subsystem and the subscriber are the inputs of the device. The outputs of the subsystem address register are connected to the inputs of the frequency divider, the output of which is the synchronizing output of the device and connected to the synchronizing inputs of the data register and the subscriber address register in series, forming a shift register. In this case, the output of the subscriber address register is the serial output of the device and the system, and the input of the data register is the serial input of the device and the system. This inclusion allows you to transfer in one package the data for the external subsystem and the subscriber’s address in it for which this data is intended. By transmitting clock pulses to an external subsystem, not only is the synchronization of data reception by the subscriber, but also the shift of information from his register, as well as writing them to the data register of the UO. Such an organization of the exchange can significantly reduce the time of data transfer, but requires prior coordination of the data transfer procedure, when the next word is required to be written from the subscriber after receiving the next word. The order can be established by determining the addresses of the subscriber. The introduction of a frequency divider controlled by the address code of the subsystem allows you to set for each subsystem the repetition rate of synchronizing pulses corresponding to the speed of its shift register.
На фиг.5 изображена структурная схема формирователя синхроимпульсов, где цифрами 51-1, 51-2 и 51-3 обозначены первый, второй и третий задающие генераторы, цифрами 52-1, 52-2 и 52-3 обозначены первый, второй и третий блоки формирования (БФ).Figure 5 shows the structural diagram of the driver of the clock, where the numbers 51-1, 51-2 and 51-3 indicate the first, second and third master oscillators, the numbers 52-1, 52-2 and 52-3 indicate the first, second and third formation blocks (BF).
Управляющие входы генераторов объединены между собой и являются одноименным входом формирователя, выходы генераторов подключены к входам одноименных БФ, фазирующий выход каждого из которых подключен к фазирующим входам двух других БФ, а синхронизирующие выходы БФ являются выходами формирователя синхроимпульсов.The control inputs of the generators are interconnected and are the input of the shaper of the same name, the outputs of the generators are connected to the inputs of the BFs of the same name, the phasing output of each of which is connected to the phasing inputs of the other two BFs, and the synchronizing outputs of the BFs are the outputs of the clock generator.
На фиг.6 изображен состав блока формирования, где цифрой 61 обозначен элемент И, на первый вход, являющийся входом БФ, подключен выход задающего генератора. Выход элемента И подключен к входу сдвигового регистра 62, выходы которого подключены к входам дешифратора 64, выход которого подключен к запускающему входу триггера «останова» (ТО), выход которого является фазирующим выходом БФ и подключен ко второму входу элемента И, и первому входу мажоритарного элемента 68, выход которого подключен к входу триггера пуска, подключенного выходом к сбрасывающему входу ТО. Кроме того, выходы сдвигового регистра 62 подключены к синхронизирующим входам триггера пуска 66, триггеров привязки 67-1 и 67-2, подключенных выходами ко второму и третьему входу мажоритарного элемента 68. Триггеры пуска 66 и привязки (67-1, 67-2) стробированы сигналом задающего генератора, для чего он заведен на их входы. Выходы четных и нечетных разрядов сдвигового регистра подключены соответственно к запускающим и сбрасывающим входам n триггеров формирователей от 65-1 до 65-n, выходы которых являются выходами БФ и формирователя в целом. Такое построение системы синхронизации обеспечивает резервирование задающего генератора и фазирование выходных синхроимпульсов разных каналов с точностью до периода высокой частоты, которая может быть достаточно высокой (16-24 МГц), что вполне достаточно для синхронной и синфазной работы модулей разных каналов, так как реальное быстродействие современных цифровых элементов составляет около нескольких десятков наносекунд с разбросом около 10 процентов. Таким образом, несинфазность модулей разных каналов находится в пределах нестабильности быстродействия элементной базы, т.е. не приводит к снижению быстродействия вычислителя в целом, но обеспечивает нейтрализацию отказов задающего генератора.Figure 6 shows the composition of the formation unit, where the
Фазировка формирователей синхроимпульсов обеспечивается следующим образом.Phasing of the shapers of the clock is provided as follows.
В блоке формирования в регистре 62 происходит сдвиг импульсов задающего генератора, поступающих на регистр через элемент И. При определенном состоянии триггеров регистра, определяющего конец цикла формирования, срабатывает дешифратор 64, который включает триггер останова 63, сигнал которого запрещает поступление через элемент И 61 импульсов задающего генератора, в результате чего приостанавливается триггерами-формирователями 65-1 - 65-n формирование синхроимпульсов нового цикла.In the forming unit in the
На запускающие входы триггеров-формирователей подключены нечетные разряды сдвигового регистра, а на сбрасывающие - четные. Сигнал с триггера останова поступает как фазирующий сигнал на первый вход своего мажоритарного элемента 68 и в два других канала формирователя через триггеры привязки 67-1 и 67-2 на второй и третий входы их мажоритарных элементов. После окончания цикла в любом из двух других каналов срабатывают мажоритарные элементы всех каналов и везде включается триггер пуска 66, сбрасывающий триггер останова, который снимает запрет прохождения частоты на сдвиговый регистр, и начинается новый цикл формирования синхроимпульсов синфазно во всех каналах с точностью до периода высокой частоты, из-за стробировки запуска триггера пуска и триггеров привязки 67-1 и 67-2 сигналом задающего генератора.Odd bits of the shift register are connected to the triggering inputs of the trigger-shapers, and even to the reset ones. The signal from the stop trigger enters as a phasing signal to the first input of its
В результате опережающий канал «притормаживается» и ждет второй, после чего начинают синфазно работать все формирователи. Со временем опережающие каналы могут меняться своим местом на временной шкале, и происходит сближение фаз.As a result, the leading channel “slows down” and waits for the second one, after which all the formers begin to work in phase. Over time, leading channels can change their place on the timeline, and the phases converge.
На фигуре 7 приведена схема задающего генератора. Его основу составляют n последовательно включенных инверторов от 71-1 до 71-n, выходы которых подключены к мультиплексору 72, вход управляющий вход которого является одноименным входом генератора, а выход подключен к входу первого инвертора 71-1 и буфера 73, выход которого является выходом генератора. Количество инверторов, включая мультиплексор, подобрано таким образом, чтобы возникла положительная обратная связь и возникла генерация с частотой определяемой временем прохождения сигнала по кольцу. Это время определяется количеством инверторов в кольце и их быстродействием. Меняя количество инверторов в кольце можно менять частоту, для чего используется мультиплексор, управляемый внешним кодом. Перестройка частоты (снижение в частности) используется в системе при переключении на резервный модуль из-за увеличения времени прохождения информации через мультиплексоры (21-1, 21-n), образующие коммутаторы 4-1 и 4-2. Так как понижение частоты производится только при возникновении отказа и переключении на резервный модуль, все основное время система работает с номинальным быстродействием.The figure 7 shows a diagram of a master oscillator. Its basis is composed of n series-connected inverters from 71-1 to 71-n, the outputs of which are connected to the
На фигуре 8 приведена структурная схема делителя частоты, который содержит счетчик 81, вход которого является входом делителя, на который поступают синхроимпульсы от ФСИ, а выходы счетчика подключены к дешифратору 82, управляемому кодом регистра адреса системы, сигнал с выхода дешифратора через триггер привязки 83, стробируемый входным синхроимпульсом, поступает на выход и является синхронизирующим сигналом для собственного сдвигового регистра, образованного регистрами данных 42 и адреса абонента 43, а также для внешней подсистемы.The figure 8 shows the structural diagram of the frequency divider, which contains the
Вычислительная система работает следующим образом.The computing system operates as follows.
После включения системы коммутаторы настроены таким образом, что ведется прямая передача данных между процессорами и соответствующими ему модулями ЗУ и УО, которые условно можно назвать модулями одного канала. При этом передача ведется на максимально допустимой номинальной частоте, так как информация на выход каждого мультиплексора поступает от модулей своего канала с минимальной задержкой на элементах коммутатора.After the system is turned on, the switches are configured in such a way that data is transmitted directly between the processors and the corresponding memory and memory modules, which can conditionally be called modules of one channel. In this case, the transmission is carried out at the maximum permissible nominal frequency, since the information on the output of each multiplexer comes from the modules of its channel with a minimum delay on the elements of the switch.
При возникновении отказа в одном из модулей какого-либо канала сигнал с его встроенных схем контроля поступает в блок контроля и правления или формируется в блоке по встроенной логике на основе сравнения информации модулей соседних каналов. По внутренней логике вырабатываются и записываются в регистры управления 23-1 и 23-2 сигналы управления, переключающие мультиплексоры на передачу данных от соседнего i-1-го канала. Так как при этом появляется дополнительная задержка, связанная с предварительным прохождением информации через мультиплексор соседнего канала в регистр 23-2 записывается код управления частотой задающих генераторов ФСИ. Код зависит от количества последовательно включенных коммутаторов и задает частоту, соответствующую настроенной конфигурации модулей.If a failure occurs in one of the modules of a channel, the signal from its built-in control circuits enters the control and board unit or is formed in the unit by the built-in logic based on a comparison of the information of the neighboring channel modules. By internal logic, control signals are generated and written into control registers 23-1 and 23-2, which switch the multiplexers to transmit data from the neighboring i-1st channel. Since this causes an additional delay associated with the preliminary passage of information through the adjacent channel multiplexer, a frequency control code of the FSI master generators is recorded in register 23-2. The code depends on the number of switches connected in series and sets the frequency corresponding to the configured module configuration.
Такая реализация системы позволяет сохранить работоспособность при возникновении отказов в общем блоке формирования синхроимпульсов, сохраняя их синхронность и синфазность. Дополнение внутренних схем контроля сравнением информации разных каналов повышает полноту контроля.Such an implementation of the system allows you to maintain operability in the event of failures in the general block for the formation of clock pulses, while maintaining their synchronism and common mode. The addition of internal control schemes by comparing information from different channels increases the completeness of control.
Таким образом предлагаемая система сохраняя все достоинства известных решений, устраняет их недостатки.Thus, the proposed system, while retaining all the advantages of known solutions, eliminates their disadvantages.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011126000/08A RU2474868C1 (en) | 2011-06-23 | 2011-06-23 | Modular computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2011126000/08A RU2474868C1 (en) | 2011-06-23 | 2011-06-23 | Modular computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2011126000A RU2011126000A (en) | 2012-12-27 |
| RU2474868C1 true RU2474868C1 (en) | 2013-02-10 |
Family
ID=49120551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2011126000/08A RU2474868C1 (en) | 2011-06-23 | 2011-06-23 | Modular computer system |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2474868C1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2536434C2 (en) * | 2013-02-18 | 2014-12-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Computer system |
| RU2541839C2 (en) * | 2013-07-01 | 2015-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Failure-free computing system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1156273A1 (en) * | 1983-12-26 | 1985-05-15 | Предприятие П/Я В-2969 | Three-channel redundant computer system |
| SU1200292A1 (en) * | 1983-02-08 | 1985-12-23 | Предприятие П/Я В-2969 | Redundant calculating device |
| US20030172248A1 (en) * | 2000-06-13 | 2003-09-11 | Streltsov Nikolai Victorovich | Synergetic computing system |
-
2011
- 2011-06-23 RU RU2011126000/08A patent/RU2474868C1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1200292A1 (en) * | 1983-02-08 | 1985-12-23 | Предприятие П/Я В-2969 | Redundant calculating device |
| SU1156273A1 (en) * | 1983-12-26 | 1985-05-15 | Предприятие П/Я В-2969 | Three-channel redundant computer system |
| US20030172248A1 (en) * | 2000-06-13 | 2003-09-11 | Streltsov Nikolai Victorovich | Synergetic computing system |
Non-Patent Citations (1)
| Title |
|---|
| Хвощ С.Т. и др. Микропроцессоры и микроэвм в системах автоматического управления: Справочник. - Л.: Машиностроение, 1987, с.610-611, рис.19.5. * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2536434C2 (en) * | 2013-02-18 | 2014-12-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Computer system |
| RU2541839C2 (en) * | 2013-07-01 | 2015-02-20 | Федеральное государственное унитарное предприятие "Научно-производственное объединение автоматики имени академика Н.А. Семихатова" | Failure-free computing system |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2011126000A (en) | 2012-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7865758B2 (en) | Fault tolerant time synchronization mechanism in a scaleable multi-processor computer | |
| US4015246A (en) | Synchronous fault tolerant multi-processor system | |
| US5349654A (en) | Fault tolerant data exchange unit | |
| US5271023A (en) | Uninterruptable fault tolerant data processor | |
| US9311051B2 (en) | Hardware random number generator | |
| CN106444425B (en) | Design method of TTP/C bus controller for distributed control of aeroengine | |
| JPH01154240A (en) | Double-rail processor with error check function added to single-rail interface | |
| US5404363A (en) | Two-fail-operational fault-tolerant multiple clock system | |
| CN110147343A (en) | A kind of Lockstep processor architecture compared entirely | |
| RU2439674C1 (en) | Method to form fault-tolerant computing system and fault-tolerant computing system | |
| RU2474868C1 (en) | Modular computer system | |
| WO2018066124A1 (en) | Fault tolerant system | |
| RU2460121C1 (en) | Backed-up dual-processor computer system | |
| RU2473113C1 (en) | Self-organising computer system | |
| RU2444053C1 (en) | Computer system | |
| CN110175091B (en) | Method, device and circuit for synchronizing signals between nodes under Lockstep architecture | |
| RU2477882C2 (en) | Adaptive computer system | |
| Smith Jr et al. | Development and evaluation of a fault-tolerant multiprocessor (FTMP) computer. Volume 1: FTMP principles of operation | |
| RU2453079C2 (en) | Apparatus for controlling and backing up information system | |
| RU2520350C2 (en) | Control computer system | |
| RU2580791C2 (en) | Device for majority selection of signals (3 versions) | |
| RU2541839C2 (en) | Failure-free computing system | |
| RU2564626C2 (en) | Highway-modular computer system | |
| CN115632754B (en) | Triple-mode redundant clock synchronization device, method, electronic device and storage medium | |
| CN102111260B (en) | Crossing-clock domain event bidirectional transmitting method and device thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160624 |