[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

RU2444806C2 - Memory cell based on thin-layer nanostructure - Google Patents

Memory cell based on thin-layer nanostructure Download PDF

Info

Publication number
RU2444806C2
RU2444806C2 RU2010119999/28A RU2010119999A RU2444806C2 RU 2444806 C2 RU2444806 C2 RU 2444806C2 RU 2010119999/28 A RU2010119999/28 A RU 2010119999/28A RU 2010119999 A RU2010119999 A RU 2010119999A RU 2444806 C2 RU2444806 C2 RU 2444806C2
Authority
RU
Russia
Prior art keywords
conductivity
type
region
switching transistor
area
Prior art date
Application number
RU2010119999/28A
Other languages
Russian (ru)
Other versions
RU2010119999A (en
Inventor
Павел Владимирович Орлов (RU)
Павел Владимирович Орлов
Илья Павлович Попович (RU)
Илья Павлович Попович
Надежда Константиновна Трубочкина (RU)
Надежда Константиновна Трубочкина
Original Assignee
Государственное образовательное учреждение высшего профессионального образования "Московский государственный институт электроники и математики (технический университет)"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Государственное образовательное учреждение высшего профессионального образования "Московский государственный институт электроники и математики (технический университет)" filed Critical Государственное образовательное учреждение высшего профессионального образования "Московский государственный институт электроники и математики (технический университет)"
Priority to RU2010119999/28A priority Critical patent/RU2444806C2/en
Publication of RU2010119999A publication Critical patent/RU2010119999A/en
Application granted granted Critical
Publication of RU2444806C2 publication Critical patent/RU2444806C2/en

Links

Images

Landscapes

  • Semiconductor Memories (AREA)

Abstract

FIELD: electricity.
SUBSTANCE: substrate is made as nanosized and is a common anode of loading diodes, on the substrate there is the first area of the second type of conductivity, which is a collector of the first switching transistor and a cathode of the first loading diode, arranged as nanosized, the second area of the second type of conductivity, which is a collector of the second switching transistor and a cathode of the second loading diode, arranged as nanosized, the first and second areas are separated from each other with an area having dielectric properties, on the first area of the second type of conductivity there is the first area of the first type of conductivity, which is the base of the first switching transistor, arranged as nanosized, on the second area of the second type of conductivity there is the second area of the first type of conductivity, which is the base of the second switching transistor, arranged as nanosized, the first and second areas of the second type of conductivity are separated with an area having dielectric properties, on the first area of the first type of conductivity there is the third area of the second type of conductivity, which is arranged as nanosized and is the first emitter of the first switching transistor, on the second area of the first type of conductivity there is the fourth area of the second type of conductivity arranged as nanosized, being the first emitter of the second switching transistor, the third and fourth areas of the second type of conductivity are separated with an area having dielectric properties, on the first area of the first type of conductivity there is the fifth area of the second type of conductivity, which is the second emitter of the first switching transistor, arranged as nanosized, on the second area of the first type of conductivity there is the sixth area of the second type of conductivity, which is the second emitter of the second switching transistor, arranged as nanosized, to which a reference voltage bus is connected.
EFFECT: reduced consumed power and higher efficiency of the device.
3 cl, 8 dwg

Description

Полезная модель относится к полупроводниковой микроэлектронике и наноэлектронике и может быть использована при создании интегральных схем памяти с элементами нанометровых размеров.The utility model relates to semiconductor microelectronics and nanoelectronics and can be used to create integrated memory circuits with nanometer-sized elements.

Известна комплементарная Би-МОП ячейка памяти конденсаторного типа, содержащая биполярный транзистор, нагрузочный МОП-транзистор и конденсатор, сформированный областями вертикального МОП-транзистора (патент США №7199417, МПК H01L 29/76, опубл. 03.04.2007).Known is a complementary Bi-MOS capacitor-type memory cell containing a bipolar transistor, a load MOS transistor, and a capacitor formed by regions of a vertical MOS transistor (US patent No. 7199417, IPC H01L 29/76, published 03.04.2007).

Недостатками известного устройства являются низкое быстродействие из-за большого времени рассасывания зарядов из емкости, хранящей информацию, а также пониженная радиационная стойкость из-за тонких окислов МОП-транзистора бистабильной ячейки.The disadvantages of the known device are the low performance due to the long time of absorption of charges from the storage tank, as well as reduced radiation resistance due to the thin oxides of the MOS transistor of the bistable cell.

Техническая задача, на решение которой направлена предлагаемая полезная модель, состоит в создании ячейки памяти на базе тонкослойной наноструктуры нанометрового размера, обладающей повышенными быстродействием и радиационной стойкостью.The technical problem, which the proposed utility model is aimed at, is to create a memory cell based on a nanometer-sized thin-layer nanostructure with increased speed and radiation resistance.

Поставленная техническая задача решается тем, что в ячейке памяти на базе тонкослойной наноструктуры, содержащей подложку первого типа проводимости, согласно предложенной полезной модели подложка, на которую подается напряжение питания, выполнена наноразмерной высотой не менее 20 нм и является общим анодом нагрузочных диодов, на подложке расположены первая область второго типа проводимости, которая является коллектором первого переключающего транзистора и катодом первого нагрузочного диода, выполненная наноразмерной с высотой не менее 15 нм, к которой подключен контакт, соответствующий прямому выходу ячейки памяти, вторая область второго типа проводимости, которая является коллектором второго переключающего транзистора и катодом второго нагрузочного диода, выполненная наноразмерной с высотой не менее 15 нм, к которой подключен контакт, соответствующий инверсному выходу ячейки памяти, первая и вторая области отделены друг от друга областью с диэлектрическими свойствами шириной не менее 10 нм, на первой области второго типа проводимости расположена первая область первого типа проводимости, являющаяся базой первого переключающего транзистора, выполненная наноразмерной с высотой не менее 3 нм и имеющая потенциальный контакт со второй областью второго типа проводимости, на второй области второго типа проводимости расположена вторая область первого типа проводимости, являющаяся базой второго переключающего транзистора, выполненная наноразмерной с высотой не менее 3 нм и имеющая потенциальный контакт с первой областью второго типа проводимости, первая и вторая области второго типа проводимости разделены областью с диэлектрическими свойствами шириной не менее 10 нм, на первой области первого типа проводимости расположена третья область второго типа проводимости, которая выполнена наноразмерной с высотой не менее 10 нм и является первым эмиттером первого переключающего транзистора, к ней подключена шина записи единицы, на второй области первого типа проводимости расположена четвертая область второго типа проводимости, выполненная наноразмерой с высотой не менее 10 нм, и является первым эмиттером второго переключающего транзистора, к ней подключена шина сброса записи ноль, третья и четвертая области второго типа проводимости разделены областью с диэлектрическими свойствами шириной не менее 10 нм, на первой области первого типа проводимости расположена пятая область второго типа проводимости, которая является вторым эмиттером первого переключающего транзистора, выполненная наноразмерной с высотой не менее 10 нм, к которой подключена шина опорного напряжения, на второй области первого типа проводимости расположена шестая область второго типа проводимости, которая является вторым эмиттером второго переключающего транзистора, выполненная наноразмерной с высотой не менее 10 нм, к которой подключена шина опорного напряжения.The stated technical problem is solved in that in the memory cell based on a thin-layer nanostructure containing a substrate of the first type of conductivity, according to the proposed utility model, the substrate, to which the supply voltage is applied, is made with a nanoscale height of at least 20 nm and is a common anode of the load diodes, on the substrate are located the first region of the second type of conductivity, which is the collector of the first switching transistor and the cathode of the first load diode, made nanoscale with a height of at least its 15 nm, to which a contact corresponding to the direct output of the memory cell is connected, the second region of the second conductivity type, which is the collector of the second switching transistor and the cathode of the second load diode, made nanoscale with a height of at least 15 nm, to which the contact corresponding to the inverse output is connected memory cells, the first and second regions are separated from each other by a region with dielectric properties of a width of at least 10 nm, the first region of ne of the first type of conductivity, which is the base of the first switching transistor, made nanoscale with a height of at least 3 nm and having potential contact with the second region of the second type of conductivity, on the second region of the second type of conductivity is the second region of the first type of conductivity, which is the base of the second switching transistor, made of nanoscale with a height of at least 3 nm and having potential contact with the first region of the second type of conductivity, the first and second regions of the second type of conductivity the region with dielectric properties of at least 10 nm wide, on the first region of the first conductivity type there is a third region of the second conductivity type, which is made nanoscale with a height of at least 10 nm and is the first emitter of the first switching transistor, a unit recording bus is connected to it, to the second the region of the first conductivity type is the fourth region of the second conductivity type, made nanoscale with a height of at least 10 nm, and is the first emitter of the second switching transistor, a record reset bus is connected to it zero, the third and fourth regions of the second conductivity type are separated by a region with dielectric properties of at least 10 nm wide, the fifth region of the second conductivity type is located on the first region of the first conductivity type, which is the second emitter of the first switching transistor, made nanoscale with a height at least 10 nm, to which the reference voltage bus is connected, the sixth region of the second type of conductivity, which i is produced by the second emitter of the second switching transistor, made nanoscale with a height of at least 10 nm, to which a voltage reference bus is connected.

Кроме того, пятая и шестая области второго типа проводимости объединены в одну общую область второго типа проводимости, к которой подключена шина опорного напряжения.In addition, the fifth and sixth regions of the second conductivity type are combined into one common region of the second conductivity type, to which a voltage reference bus is connected.

Кроме того, в качестве диэлектрика для области с диэлектрическими свойствами используются окислы или газы.In addition, oxides or gases are used as the dielectric for the region with dielectric properties.

Технический результат, достижение которого обеспечивается реализацией всей заявленной совокупности существенных признаков, состоит в том, что создана новая ячейка памяти на базе тонкослойной наноструктуры нанометровых размеров с вертикально ориентированными слоями, в котором рабочими переходами «база-эмиттер», «база-коллектор» и нагрузочный диод являются поверхностные переходы, которые обладают низкой мощностью потребления и наименьшими поверхностями переходов, что обеспечивает снижение потребляемой мощности и повышение быстродействия из-за снижения паразитных емкостей рабочих переходов.The technical result, which is achieved by the implementation of the entire claimed set of essential features, is that a new memory cell is created on the basis of a thin-layer nanostructure of nanometer sizes with vertically oriented layers, in which the working transitions are “base-emitter”, “base-collector” and load diodes are surface junctions that have low power consumption and the smallest junction surfaces, which provides reduced power consumption and increased speed Actions due to the reduction of stray capacitances of working transitions.

Сущность заявляемой полезной модели поясняется рисунками, гдеThe essence of the claimed utility model is illustrated by drawings, where

на фиг.1 приведена принципиальная обобщенная схема заявляемой бистабильной ячейки памяти;figure 1 shows a schematic generalized diagram of the inventive bistable memory cell;

на фиг.2 приведен вид сверху схемы заявляемой ячейки памяти на базе тонкослойной наноструктуры фиг.1;figure 2 shows a top view of the circuit of the inventive memory cell based on a thin-layer nanostructure of figure 1;

на фиг.3 приведена схема, поясняющая работу устройства;figure 3 is a diagram explaining the operation of the device;

на фиг.4 приведена эквивалентная транзисторная схема;figure 4 shows the equivalent transistor circuit;

на фиг.5 приведена переходная характеристика наноструктуры бистабильной ячейки памяти, которая демонстрирует выполнение наноструктурой, включенной по схеме (фиг.2) реализации функции установки в единицу и сброса состояния, что говорит о ее работоспособности;figure 5 shows the transition characteristic of the nanostructure of a bistable memory cell, which demonstrates the implementation of the nanostructure, included according to the scheme (figure 2) of the implementation of the installation function in the unit and reset state, which indicates its performance;

на фиг.6, фиг.7 и фиг.8 приведены результаты работы наноструктуры бистабильной ячейки памяти, включенной по схеме (фиг.3) в двух режимах: когда на вход S подается напряжение логической единицы и когда на вход R подается напряжение логического нуля для следующих параметров:in Fig.6, Fig.7 and Fig.8 shows the results of the nanostructure of a bistable memory cell, switched on according to the scheme (Fig.3) in two modes: when the logical unit voltage is applied to the input S and when the logical zero voltage is applied to the input R following parameters:

фиг.6 - а) распределение плотности электронов; б) распределение плотности дырок; в) абсолютное значение общего тока в наноструктуре бистабильной ячейки памяти;6 - a) the distribution of electron density; b) hole density distribution; c) the absolute value of the total current in the nanostructure of a bistable memory cell;

фиг.7 - а) распределение пространственного заряда; б) распределение электростатического потенциала;Fig.7 - a) the distribution of space charge; b) distribution of electrostatic potential;

фиг.8 - а) график общего ток через контакт, подключенный к шине записи единицы (12); б) график общего ток через контакт, подключенный к шине сброса единицы (16); в) ток через контакт подложки (27).Fig.8 - a) a graph of the total current through the contact connected to the write bus unit (12); b) a graph of the total current through the contact connected to the unit reset bus (16); c) current through the contact of the substrate (27).

На фиг.1 и 2, иллюстрирующих описание полезной модели, представлены следующие позиции:Figure 1 and 2, illustrating the description of the utility model, presents the following positions:

1 - подложка первого типа проводимости,1 - substrate of the first type of conductivity,

2 - поверхностный переход «база-эмиттер»,2 - surface transition "base-emitter",

3 - поверхностный переход «база-коллектор»,3 - surface transition "base-collector",

4 - поверхностный переход «подложка-коллектор»,4 - surface transition "substrate-collector",

5 - диэлектрическая изоляция между ячейками памяти,5 - dielectric isolation between memory cells,

6 - первая область второго типа проводимости,6 - the first region of the second type of conductivity,

7 - контакт, соответствующий прямому выходу ячейки памяти,7 - contact corresponding to the direct output of the memory cell,

8 - диэлектрическая изоляция между контактом, соответствующим прямому выходу ячейки памяти и областью первого типа проводимости,8 - dielectric isolation between the contact corresponding to the direct output of the memory cell and the region of the first type of conductivity,

9 - контакт для подключения ко второй области второго типа проводимости,9 - contact for connecting to the second region of the second type of conductivity,

10 - первая область первого типа проводимости,10 - the first region of the first type of conductivity,

11 - диэлектрическая изоляция между контактом для подключения ко второй области второго типа проводимости и третьей областью второго типа проводимости,11 - dielectric isolation between the contact for connection to the second region of the second type of conductivity and the third region of the second type of conductivity,

12 - контакт, подключенный к шине записи единицы,12 - contact connected to the unit write bus,

13 - третья область второго типа проводимости,13 - the third region of the second type of conductivity,

14 - диэлектрическая изоляция между двумя транзисторами,14 - dielectric isolation between two transistors,

15 - четвертая область второго типа проводимости,15 - the fourth region of the second type of conductivity,

16 - контакт, подключенный к шине записи нуля,16 - contact connected to the bus recording zero

17 - диэлектрическая изоляция между контактом для подключения к первой области второго типа проводимости и четвертой областью второго типа проводимости,17 - dielectric isolation between the contact for connection to the first region of the second type of conductivity and the fourth region of the second type of conductivity,

18 - вторая область первого типа проводимости,18 - the second region of the first type of conductivity,

19 - контакт для подключения к первой области второго типа проводимости,19 is a contact for connecting to the first region of the second type of conductivity,

20 - диэлектрическая изоляция между контактом, соответствующим инверсному выходу ячейки памяти, и областью первого типа проводимости,20 - dielectric isolation between the contact corresponding to the inverse output of the memory cell, and the region of the first type of conductivity,

21 - контакт, соответствующий инверсному выходу ячейки памяти,21 is a contact corresponding to the inverse output of the memory cell,

22 - вторая область второго типа проводимости,22 - the second region of the second type of conductivity,

23 - диэлектрическая изоляция между ячейками памяти,23 - dielectric isolation between memory cells,

24 - поверхностный переход «подложка-коллектор»,24 - surface transition "substrate-collector",

25 - поверхностный переход «база-коллектор»,25 - surface transition "base-collector",

26 - поверхностный переход «база-коллектор»,26 - surface transition "base-collector",

27 - контакт, подключенный к питанию,27 - contact connected to the power,

28 - контакт опорного напряжения,28 - contact voltage reference,

29 - контакт опорного напряжения.29 - contact voltage reference.

Ячейка памяти на базе тонкослойной наноструктуры (фиг.1 и фиг.2) содержит подложку (1) (первого или второго типа проводимости), контакт, подключенный к питанию (27), диэлектрическую изоляцию между ячейками памяти(5, 23), области коллекторов (второго типа проводимости) (6, 22), контакты коллекторов (7, 21), диэлектрическую изоляцию между контактами коллекторов и областями баз (8, 20), области баз (первого типа проводимости) (10, 18), контакты баз (9, 19), диэлектрическую изоляцию между контактами базы и областями эмиттеров (11, 17), контакты эмиттеров (12, 16, 28, 29), области эмиттеров (второго типа проводимости) (13, 15), поверхностные переходы «база-эмиттер» (2, 26), поверхностные переходы «база-коллектор» (3, 25), поверхностные переходы «подложка-коллектор» (4, 24). Ячейка памяти на базе тонкослойной наноструктуры выполнена наноразмерной.A memory cell based on a thin-layer nanostructure (Fig. 1 and Fig. 2) contains a substrate (1) (of the first or second type of conductivity), a contact connected to the power supply (27), dielectric isolation between the memory cells (5, 23), the collector region (second type of conductivity) (6, 22), collector contacts (7, 21), dielectric insulation between collector contacts and base areas (8, 20), base areas (first type of conductivity) (10, 18), base contacts (9 , 19), dielectric isolation between the base contacts and the emitter regions (11, 17), the emitter contacts (12, 16, 28, 29), the region emitters (of the second type of conductivity) (13, 15), base-emitter surface transitions (2, 26), base-collector surface transitions (3, 25), substrate-collector surface transitions (4, 24) . A memory cell based on a thin-layer nanostructure is made nanoscale.

Нанослои могут быть сформированы с использованием любой известной технологии формирования поверхностных полупроводниковых нанослоев, например молекулярным выращиванием.Nanolayers can be formed using any known technology for the formation of surface semiconductor nanolayers, for example, molecular growth.

В качестве диэлектрика для области с диэлектрическими свойствами используются окислы, в частности SiO2, или газы, в частности воздух (O2+N+CO2) или гексафторид серы SFe.Oxides, in particular SiO 2 , or gases, in particular air (O 2 + N + CO 2 ) or sulfur hexafluoride SFe, are used as a dielectric for a region with dielectric properties.

Устройство работает следующим образом.The device operates as follows.

Режим записи единицы: При подаче на контакт 12 высокого уровня напряжения (выше, чем u0), а на контакт 16 низкого уровня напряжения, транзистор Т1 закрывается, а транзистор Т2 открывается, основная часть тока течет через области (1, 15, 18, 22), на коллекторе Т2 низкий потенциал, что соответствует инверсному выходу, низкий потенциал поступает на базу Т1, закрывая транзистор Т1, при этом потенциал на его коллекторе растет до напряжения логической единицы, что соответствует записи логической единицы бистабильной ячейки.Unit recording mode: When a high voltage level (higher than u0) is applied to terminal 12 and a low voltage level is connected to terminal 16, transistor T1 closes and transistor T2 opens, most of the current flows through areas (1, 15, 18, 22 ), on the collector T2 low potential, which corresponds to the inverse output, low potential arrives at the base T1, closing the transistor T1, while the potential on its collector rises to a voltage of a logical unit, which corresponds to the recording of a logical unit of a bistable cell.

Режим записи нуля: При подаче на контакт 16 высокого уровня напряжения (выше, чем u0), а на контакт 12 низкого уровня напряжения, транзистор Т2 закрывается, а транзистор Т1 открывается, основная часть тока течет через области (1, 6, 10, 13), на коллекторе Т1 низкий потенциал, что соответствует прямому выходу, низкий потенциал поступает на базу Т2, закрывая транзистор Т2, при этом потенциал на его коллекторе растет до напряжения логической единицы, что соответствует сбросу в логической ноль ячейки памяти на базе тонкослойной наноструктуры.Zero recording mode: When applying a high voltage level to terminal 16 (higher than u0), and a low voltage level to terminal 12, transistor T2 closes and transistor T1 opens, most of the current flows through areas (1, 6, 10, 13 ), the collector T1 has a low potential, which corresponds to a direct output, a low potential flows to the base of T2, closing the transistor T2, while the potential on its collector rises to a voltage of a logical unit, which corresponds to the reset to a logical zero of a memory cell based on a thin-layer nanostructure.

Режим хранения информации: В случае подачи на контакт записи единицы и контакт записи нуля напряжения логического нуля происходит неизменение режима работы схемы. Ячейка памяти сохраняет предыдущее состояние.Information storage mode: In the case of supplying a unit of write recording contact and a zero recording contact of a logic zero voltage, the mode of operation of the circuit remains unchanged. The memory cell retains its previous state.

Комбинация высоких потенциалов на обеих шинах является запрещенной, как для обычного RS-триггера.The combination of high potentials on both buses is forbidden, as for a conventional RS-trigger.

Анализ работы наноструктуры бистабильной ячейки памяти доказывает ее работоспособность и выполнение функции RS-триггера.An analysis of the nanostructure of a bistable memory cell proves its operability and fulfills the function of an RS trigger.

Предлагаемая ячейка памяти на базе тонкослойной наноструктуры обеспечивает высокое быстродействие (за счет использования поверхностных переходов биполярного транзистора нагрузочного диода, имеющих наименьшую паразитную емкость), повышение радиационной стойкости достигается за счет использования толстых слоев окислов (в сравнении с тонкими подзатворными окислами МОП-транзистора аналога).The proposed memory cell based on a thin-layer nanostructure provides high performance (due to the use of surface transitions of a bipolar transistor of a load diode having the least parasitic capacitance), an increase in radiation resistance is achieved through the use of thick oxide layers (in comparison with thin gate gate oxides of an analog MOS transistor).

Claims (3)

1. Ячейка памяти на базе тонкослойной наноструктуры, содержащая подложку первого типа проводимости, отличающаяся тем, что подложка выполнена наноразмерной высотой не менее 20 нм и является общим анодом нагрузочных диодов, на подложке расположены первая область второго типа проводимости, которая является коллектором первого переключающего транзистора и катодом первого нагрузочного диода, выполненная наноразмерной с высотой не менее 15 нм, к которой подключен контакт, соответствующий прямому выходу ячейки памяти, вторая область второго типа проводимости, которая является коллектором второго переключающего транзистора и катодом второго нагрузочного диода, выполненная наноразмерной с высотой не менее 15 нм, к которой подключен контакт, соответствующий инверсному выходу ячейки памяти, первая и вторая области отделены друг от друга областью с диэлектрическими свойствами шириной не менее 10 нм, на первой области второго типа проводимости расположена первая область первого типа проводимости, являющаяся базой первого переключающего транзистора, выполненная наноразмерной с высотой не менее 3 нм и имеющая потенциальный контакт со второй областью второго типа проводимости, на второй области второго типа проводимости расположена вторая область первого типа проводимости, являющаяся базой второго переключающего транзистора, выполненная наноразмерной с высотой не менее 3 нм и имеющая потенциальный контакт с первой областью второго типа проводимости, первая и вторая области второго типа проводимости разделены областью с диэлектрическими свойствами шириной не менее 10 нм, на первой области первого типа проводимости расположена третья область второго типа проводимости, которая выполнена наноразмерной с высотой не менее 10 нм и является первым эмиттером первого переключающего транзистора, к ней подключена шина записи единицы, на второй области первого типа проводимости расположена четвертая область второго типа проводимости, выполненная наноразмерой с высотой не менее 10 нм и является первым эмиттером второго переключающего транзистора, к ней подключена шина сброса записи ноль, третья и четвертая области второго типа проводимости разделены областью с диэлектрическими свойствами шириной не менее 10 нм, на первой области первого типа проводимости расположена пятая область второго типа проводимости, которая является вторым эмиттером первого переключающего транзистора, выполненная наноразмерной с высотой не менее 10 нм, к которой подключена шина опорного напряжения, на второй области первого типа проводимости расположена шестая область второго типа проводимости, которая является вторым эмиттером второго переключающего транзистора, выполненная наноразмерной с высотой не менее 10 нм, к которой подключена шина опорного напряжения.1. A memory cell based on a thin-layer nanostructure containing a substrate of the first type of conductivity, characterized in that the substrate is made of nanoscale height of at least 20 nm and is a common anode of the load diodes, the first region of the second type of conductivity is located on the substrate, which is the collector of the first switching transistor and the cathode of the first load diode, made nanoscale with a height of at least 15 nm, to which a contact is connected, corresponding to the direct output of the memory cell, the second region of the second conductivity pa, which is the collector of the second switching transistor and the cathode of the second load diode, made nanoscale with a height of at least 15 nm, to which a contact is connected, corresponding to the inverse output of the memory cell, the first and second regions are separated from each other by a region with dielectric properties of a width of at least 10 nm, on the first region of the second type of conductivity is the first region of the first type of conductivity, which is the base of the first switching transistor, made nanoscale with with a height of at least 3 nm and having potential contact with the second region of the second conductivity type, on the second region of the second conductivity type there is a second region of the first conductivity type, which is the base of the second switching transistor, made nanoscale with a height of at least 3 nm and having potential contact with the first region of the second type of conductivity, the first and second regions of the second type of conductivity are separated by a region with dielectric properties of a width of at least 10 nm; This is the third region of the second conductivity type, which is made nanoscale with a height of at least 10 nm and is the first emitter of the first switching transistor, a unit bus is connected to it, the fourth region of the second conductivity type is located in the second region of the first conductivity type, made nanoscale with a height of less than 10 nm and is the first emitter of the second switching transistor, a write reset bus is connected to it zero, the third and fourth regions of the second type of conductivity are separated by In the first region of the first conductivity type, there is a fifth region of the second type of conductivity, which is the second emitter of the first switching transistor, made nanoscale with a height of at least 10 nm, to which the voltage reference bus is connected, in the second region the first type of conductivity is the sixth region of the second type of conductivity, which is the second emitter of the second switching transistor, made nanoscale with a height of at least 10 nm to which the voltage reference bus is connected. 2. Ячейка памяти на базе тонкослойной наноструктуры по п.1, отличающаяся тем, что пятая и шестая области второго типа проводимости объединены в одну общую область второго типа проводимости, к которой подключена шина опорного напряжения.2. A memory cell based on a thin-layer nanostructure according to claim 1, characterized in that the fifth and sixth regions of the second conductivity type are combined into one common region of the second conductivity type to which the voltage reference bus is connected. 3. Ячейка памяти на базе тонкослойной наноструктуры по п.1, отличающаяся тем, что в качестве диэлектрика для области с диэлектрическими свойствами используются окислы или газы. 3. A memory cell based on a thin-layer nanostructure according to claim 1, characterized in that oxides or gases are used as the dielectric for the region with dielectric properties.
RU2010119999/28A 2010-05-19 2010-05-19 Memory cell based on thin-layer nanostructure RU2444806C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2010119999/28A RU2444806C2 (en) 2010-05-19 2010-05-19 Memory cell based on thin-layer nanostructure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2010119999/28A RU2444806C2 (en) 2010-05-19 2010-05-19 Memory cell based on thin-layer nanostructure

Publications (2)

Publication Number Publication Date
RU2010119999A RU2010119999A (en) 2011-11-27
RU2444806C2 true RU2444806C2 (en) 2012-03-10

Family

ID=45317571

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2010119999/28A RU2444806C2 (en) 2010-05-19 2010-05-19 Memory cell based on thin-layer nanostructure

Country Status (1)

Country Link
RU (1) RU2444806C2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2611094C1 (en) * 2015-10-02 2017-02-21 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Высшая школа экономики" Bistable memory cell based on single-layered nanostructure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2216795C2 (en) * 2001-02-27 2003-11-20 Саито Такеши Dynamic memory location
RU2216819C2 (en) * 1997-10-07 2003-11-20 Хитачи, Лтд. Semiconductor storage
US7199417B2 (en) * 2002-08-29 2007-04-03 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2216819C2 (en) * 1997-10-07 2003-11-20 Хитачи, Лтд. Semiconductor storage
RU2216795C2 (en) * 2001-02-27 2003-11-20 Саито Такеши Dynamic memory location
US7199417B2 (en) * 2002-08-29 2007-04-03 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2611094C1 (en) * 2015-10-02 2017-02-21 федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Высшая школа экономики" Bistable memory cell based on single-layered nanostructure

Also Published As

Publication number Publication date
RU2010119999A (en) 2011-11-27

Similar Documents

Publication Publication Date Title
US8546847B2 (en) Semiconductor device and power conversion apparatus using the same
CN1949391A (en) Semiconductor memory device having metal-insulator transition film resistor
CN101764162A (en) Metallic oxide field-effect diode and MOS diode
CN111430354A (en) Low-power-consumption semi-floating gate memory and preparation method thereof
CN109065618B (en) IGBT with firm short circuit bearing capacity
RU2444806C2 (en) Memory cell based on thin-layer nanostructure
Cavalheiro et al. Insights into tunnel FET-based charge pumps and rectifiers for energy harvesting applications
TW201411809A (en) Power MOSFET element
CN113437141A (en) Floating P-region CSTBT device with polysilicon diode grid structure
CN105703756B (en) A kind of NEXFET by-pass switch based on photovoltaic application
CN108039366A (en) A kind of insulated gate bipolar transistor transoid MOS transition plot structures and preparation method thereof
RU2611094C1 (en) Bistable memory cell based on single-layered nanostructure
CN217282208U (en) ESD protection circuit and electronic equipment
CN206134681U (en) Fast -speed slot MOS device
CN104579308A (en) Restoring circuit for lowering negative bias temperature instability of level switching circuit
CN108389899A (en) RC-IGBT devices and its process
CN103579349A (en) Transistor with improved grating structure
CN109888006B (en) Low-power-consumption silicon-on-insulator transverse insulated gate bipolar transistor
CN102385927B (en) Clamp circuit and flash electro-erasable memory
CN104638622A (en) Electrostatic discharge protection circuit
RU2452058C2 (en) Integral logical and-not element based on layered three dimensional nanostructure
RU2444086C2 (en) Semiconductor structure of logical element and-not
CN201611660U (en) Metallic oxide field-effect diode and MOS diode
CN103872053A (en) TI-IGBT device
CN109742146A (en) A kind of silicon carbide MOSFET device

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20140520