[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

RU2305375C2 - Multi-channel receiving-demodulating device for phase-manipulated signals of communication systems - Google Patents

Multi-channel receiving-demodulating device for phase-manipulated signals of communication systems Download PDF

Info

Publication number
RU2305375C2
RU2305375C2 RU2005114547/09A RU2005114547A RU2305375C2 RU 2305375 C2 RU2305375 C2 RU 2305375C2 RU 2005114547/09 A RU2005114547/09 A RU 2005114547/09A RU 2005114547 A RU2005114547 A RU 2005114547A RU 2305375 C2 RU2305375 C2 RU 2305375C2
Authority
RU
Russia
Prior art keywords
digital
decoder
output
descrambler
code decoder
Prior art date
Application number
RU2005114547/09A
Other languages
Russian (ru)
Other versions
RU2005114547A (en
Inventor
Анатолий Федорович Гончаров (RU)
Анатолий Федорович Гончаров
Евгений Николаевич Колунтаев (RU)
Евгений Николаевич Колунтаев
пин Евгений Сергеевич Шел (RU)
Евгений Сергеевич Шеляпин
Сергей Викторович Богатский (RU)
Сергей Викторович Богатский
нов Роман Валентинович Емель (RU)
Роман Валентинович Емельянов
Original Assignee
Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП РНИИРС)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП РНИИРС) filed Critical Федеральное государственное унитарное предприятие "Ростовский-на-Дону научно-исследовательский институт радиосвязи" (ФГУП РНИИРС)
Priority to RU2005114547/09A priority Critical patent/RU2305375C2/en
Publication of RU2005114547A publication Critical patent/RU2005114547A/en
Application granted granted Critical
Publication of RU2305375C2 publication Critical patent/RU2305375C2/en

Links

Images

Landscapes

  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Circuits Of Receivers In General (AREA)
  • Error Detection And Correction (AREA)

Abstract

FIELD: radio engineering, digital engineering, possible use during receipt, demodulation and preliminary processing of phase-manipulated signals of communication systems.
SUBSTANCE: in accordance to the invention, multi channel receiving-demodulation device, containing radio-receiving device, analog-digital converter with digital automatic adjustment ring, Gilbert transformer and n-channels of digital demodulators, introduced to each of which are a set of interference-resistant decoders, a multiplexer, a differential decoder, first descrambler, deinterlacer, Reed-Solomon code decoder, second descrambler, each of digital blocks having transit mode.
EFFECT: possible creation of various digital stream processing configurations.
5 dwg

Description

Изобретение относится к области радиотехники и цифровой техники и может быть использовано при приеме, демодуляции и обработке фазоманипулированных сигналов спутниковых и радиорелейных линий связи.The invention relates to the field of radio engineering and digital technology and can be used in the reception, demodulation and processing of phase-shifted signals of satellite and microwave links.

Существующая отечественная и зарубежная элементная база, а также технология изготовления многослойных печатных плат 4-5 класса позволяют создать приемно-демодулирующие устройства, размещаемые в одном конструктиве, в частности на плате размера 6U, вставляемой в Евроблок типа "крейт" - с использованием шины VME.The existing domestic and foreign element base, as well as the technology for manufacturing multilayer printed circuit boards of class 4-5, allow the creation of receiving and demodulating devices placed in one construct, in particular, on a 6U motherboard inserted into the Euro-block type "rack" - using the VME bus.

Так в [1, патент №32346 от 20.02.2003 г. на полезную модель "Демодулятор фазоманипулированных сигналов"] предложен цифровой демодулятор, содержащий входное устройство со схемой автоматической регулировки усиления, аналого-цифровой преобразователь сигнала промежуточной частоты в цифровой код с преобразователем Гильберта и непосредственно демодулятор, выполненный на цифровых элементах.So in [1, patent No. 32346 dated 02.20.2003 for the utility model "Phase-shift signal demodulator"], a digital demodulator is proposed that contains an input device with an automatic gain control circuit, an analog-to-digital converter of the intermediate frequency signal into a digital code with a Hilbert converter and directly a demodulator made on digital elements.

Недостатком такого демодулятора является его одноканальность.The disadvantage of such a demodulator is its single channel.

В [2, заявка №2004106426 от 04.03.04 г. на полезную модель "Многоканальное приемно-демодулирующее устройство..."] предложено устройство, содержащее последовательно соединенные радиоприемное устройство, аналого-цифровой преобразователь с цифровым кольцом автоматической регулировки усиления (АРУ) и преобразователь Гильберта, к выходу которого подключено n трактов цифровых демодулирующих устройств фазоманипулированных сигналов.In [2, application No. 2004106426 of March 4, 2004 for the utility model "Multichannel receiving and demodulating device ..."], a device was proposed comprising a radio receiver in series, an analog-to-digital converter with a digital ring for automatic gain control (AGC), and Hilbert transducer, to the output of which n paths of digital demodulating devices of phase-shifted signals are connected.

Недостатком такого устройства являются малые функциональные возможности, так как оно обеспечивает только демодуляцию n фазоманипулированных сигналов, но не обеспечивает операций предварительной обработки сигналов, таких как:The disadvantage of this device is its small functionality, since it provides only demodulation of n phase-shifted signals, but does not provide signal preprocessing operations, such as:

- помехоустойчивое декодирование;- noiseless decoding;

- дифференциальное декодирование;- differential decoding;

- дескремблирование;- descrambling;

- деперемежение;- deinterleaving;

- декодирование кодов Рида-Соломона.- Reed-Solomon decoding.

Целесообразность расположения элементов, выполняющих эти операции, в одном конструктиве диктуется тем, что в существующих спутниковых системах связи практически все сигналы подвергаются указанным выше операциям на передающей стороне и только этап мультиплексирования/демультиплексирования характеризуется большим разнообразием вариантов.The appropriateness of the arrangement of the elements performing these operations in one construct is dictated by the fact that in existing satellite communication systems, almost all signals undergo the above operations on the transmitting side and only the multiplexing / demultiplexing stage is characterized by a wide variety of options.

Необходимость размещения функциональных устройств, выполняющих эти операции, в одном конструктиве с приемно-демодулирующим устройством диктуется также упрощением схемы соединений, т.к. после каждого демодулирующего устройства формируется 6-8-битовое мягкое решение в сопровождении тактовой частоты, что усложняет схему соединений, если эти функциональные модули будут размещены в другом конструктиве.The need to place functional devices that perform these operations in the same construct as the receiving-demodulating device is also dictated by the simplification of the wiring diagram, because after each demodulating device, a 6-8-bit soft solution is formed, accompanied by a clock frequency, which complicates the wiring diagram if these functional modules are placed in another construct.

Целью изобретения является создание многоканального устройства приема, демодуляции и предварительной обработки сигналов в одном конструктиве и расширение его функциональных возможностей.The aim of the invention is the creation of a multi-channel device for receiving, demodulating and pre-processing signals in one construct and expanding its functionality.

Для достижения указанной цели предлагается многоканальное приемно-демодулирующее устройство фазоманипулированных сигналов систем связи, содержащее последовательно соединенные радиоприемное устройство (РПУ) и блок аналого-цифрового преобразования (АЦП), выход которого подключен ко входам n каналов цифровых демодуляторов. Согласно изобретению в его состав введен блок управления устройством и отображения его состояния с персональной ЭВМ (ПЭВМ), обеспечивающий автоматическую настройку на сигнал с априорно неизвестными параметрами, выход которого через интерфейс шины VME подключен к управляющим входам РПУ, АЦП и n каналов цифровых демодуляторов, причем каждый из n каналов цифровых демодуляторов содержит демодулятор с мягким решением, выход которого подключен к входам параллельно соединенных перестраиваемых декодеру несистематических сверточных кодов (НСК), декодеру систематических сверточных кодов (ССК), декодеру решетчатых кодов и блочных турбокодов, подключенных к соответствующим входам мультиплексора, выход которого подключен к последовательно соединенным перестраиваемым дифференциальному декодеру, первому дескремблеру, деперемежителю, декодеру кодов Рида-Соломона и второму дескремблеру с соответствующими ключами для обеспечения режима транзита.To achieve this goal, a multichannel receiving and demodulating device for phase-shifted signals of communication systems is proposed, comprising a series-connected radio receiving device (RPU) and an analog-to-digital conversion unit (ADC), the output of which is connected to the inputs of n channels of digital demodulators. According to the invention, a device control unit and a display of its status with a personal computer (PC) is introduced into its structure, which automatically tunes to a signal with a priori unknown parameters, the output of which via the VME bus interface is connected to the control inputs of the RPU, ADC and n channels of digital demodulators, each of the n channels of digital demodulators contains a demodulator with a soft solution, the output of which is connected to the inputs of parallel connected tunable decoder unsystematic convolutional codes (NSC), systematic convolutional code (CCK) decoder, trellis code and block turbo codes decoder connected to the corresponding inputs of the multiplexer, the output of which is connected to the tunable differential decoder, the first descrambler, de-interleaver, the Reed-Solomon code decoder and the second descrambler with the corresponding keys to ensure the mode transit.

Подробное решение в литературе не описано, поэтому оно соответствует критериям новизны и изобретательского уровня.A detailed solution is not described in the literature, so it meets the criteria of novelty and inventive step.

Функциональная схема многоканального устройства приема, демодуляции и обработки фазоманипулированных сигналов систем связи приведена на фиг.1.Functional diagram of a multi-channel device for receiving, demodulating and processing phase-shift signals of communication systems is shown in figure 1.

Структурная схема универсального декодера НСК (декодера Витерби) приведена на фиг.2, функциональная схема декодера решетчатых кодов приведена на фиг.3, функциональная схема последовательного декодера ССК приведена на фиг.4, функциональная схема универсального мультипликативного дескремблера приведена на фиг.5.The block diagram of the universal NSC decoder (Viterbi decoder) is shown in figure 2, the functional diagram of the trellis code decoder is shown in figure 3, the functional diagram of a serial decoder SSC is shown in figure 4, the functional diagram of the universal multiplicative descrambler is shown in figure 5.

В состав предлагаемого устройства входят последовательно соединенные РПУ (блоки: фильтр преселекторов - 1, усилитель системы АРУ - 2, детектор АРУ - 3, преобразователь частоты - 4, гетеродин - 5, полосовой фильтр - 6), блок АЦП (блоки: усилитель схемы АРУ - 7, АЦП - 8, цифровой детектор АРУ - 9, ЦАП - 10, генератор - 11, преобразователь Гильберта - 12). К выходу преобразователя Гильберта подключены n каналов, каждый из которых представляет собой последовательно соединенные цифровой демодулятор 13, набор помехоустойчивых декодеров (блоки: декодер несистематических сверточных кодов - 14, декодер решетчатых кодов (Trellis) - 15, декодер систематических сверточных кодов - 16, декодер блочных турбокодов - 17), мультиплексор 18, диф. декодер 19, дескремблер 20, деперемежитель 21, декодер кодов Рида-Соломона 22, второй дескремблер 23, блоки 19-23 имеют режим транзита с использованием соответствующих коммутаторов 24, 25, 26, 27, а также содержит последовательно соединенные блок программного обеспечения (ПО) 28 с ПЭВМ управления 29, интерфейс шины VME 30, выход которого подключен к управляющим входам РПУ, блока АЦП и ко входам n каналов цифровых демодуляторов.The structure of the proposed device includes series-connected RPUs (blocks: preselector filter - 1, AGC system amplifier - 2, AGC detector - 3, frequency converter - 4, local oscillator - 5, bandpass filter - 6), ADC block (blocks: amplifier of AGC circuit - 7, ADC - 8, digital detector AGC - 9, DAC - 10, generator - 11, Hilbert converter - 12). H channels are connected to the output of the Hilbert converter n channels, each of which is a digitally connected demodulator 13, a set of noise-resistant decoders (blocks: decoder of unsystematic convolutional codes - 14, decoder of trellis codes - 15, decoder of systematic convolutional codes - 16, block decoder turbo codes - 17), multiplexer 18, differential. decoder 19, descrambler 20, deinterleaver 21, Reed-Solomon code decoder 22, second descrambler 23, blocks 19-23 have a transit mode using the corresponding switches 24, 25, 26, 27, and also contains a series-connected software unit (software) 28 with a control PC 29, the bus interface VME 30, the output of which is connected to the control inputs of the RPU, ADC unit and to the inputs of n channels of digital demodulators.

Мультиплексор 18', ключи 24', 25', 26', 27', дифференциальный декодер 19,' универсальные самосинхронизирующиеся дескремблеры 20' и 23', а также деперемежитель 21' и декодер Рида-Соломона 22' реализованы на перепрограммируемой логической интегральной схеме (ПЛИС).Multiplexer 18 ', keys 24', 25 ', 26', 27 ', differential decoder 19,' universal self-synchronizing descramblers 20 'and 23', as well as deinterleaver 21 'and Reed-Solomon decoder 22' are implemented on a reprogrammable logic integrated circuit ( FPGA).

Устройство работает следующим образом. Входной сигнал в диапазоне частот 950-2050 МГц поступает на вход общего для всех каналов радиоприемного устройства. Там интересующая часть диапазона входного сигнала предварительно отфильтровывается перестраиваемым фильтром преселектора 1. Это необходимо для защиты от зеркального и побочных каналов приема. Далее сигнал поступает на регулируемый усилитель 2 системы АРУ приемника. Управляющий сигнал на усилитель 2 поступает с детектора АРУ 3. Далее сигнал поступает на преобразователь частоты 4, где перемножается с сигналом гетеродина 5. Для расширения рабочей полосы частот каждого канала демодулятора промежуточная частота выбрана равной 140 МГц. С помощью полосового фильтра 6 выделяется рабочая полоса частот (72 МГц). Полосовой фильтр 6 необходим для предотвращения наложений спектра при дискретизации сигнала. Групповой сигнал с выхода полосового фильтра 6 поступает на усилитель схемы АРУ 7. Коэффициент усиления усилителя 7 регулируется управляющим напряжением, которое поступает с выхода цифроаналогового преобразователя (ЦАП) 10. Управляющий код на ЦАП 10 поступает с выхода цифрового детектора АРУ 9. С выхода усилителя 7 сигнал промежуточной частоты поступает на вход АЦП 8 (12 разрядов). Тактовый сигнал для АЦП 8 обеспечивает генератор 11. Аналого-цифровое преобразование выполняется с использованием субдискретизации с частотой выборок 186,66 МГц. Таким образом, частота дискретизации составляет 4/3 от промежуточной частоты сигнала. Это обеспечивает максимальную ширину рабочего диапазона частот и предотвращает наложение спектров при дискретизации. Дальнейшая обработка сигнала производится в цифровом виде. Оцифрованный сигнал разделяется на квадратурные составляющие с помощью преобразователя Гильберта 12.The device operates as follows. The input signal in the frequency range 950-2050 MHz is input to a common radio receiver device for all channels. There, the part of the input signal range of interest is pre-filtered by the tunable filter of the preselector 1. This is necessary to protect against mirror and side reception channels. Next, the signal is fed to an adjustable amplifier 2 of the receiver AGC system. The control signal to amplifier 2 is received from the AGC detector 3. Next, the signal is sent to frequency converter 4, where it is multiplied with the local oscillator 5. To extend the working frequency band of each channel of the demodulator, the intermediate frequency is chosen equal to 140 MHz. Using a band-pass filter 6, a working frequency band (72 MHz) is allocated. Band-pass filter 6 is necessary to prevent spectrum overlap when sampling the signal. The group signal from the output of the bandpass filter 6 is fed to the amplifier of the AGC 7 circuit. The gain of the amplifier 7 is controlled by the control voltage that is output from the digital-to-analog converter (DAC) 10. The control code on the DAC 10 is supplied from the output of the digital AGC detector 9. From the output of the amplifier 7 the intermediate frequency signal is fed to the input of the ADC 8 (12 bits). The clock signal for the ADC 8 provides the generator 11. An analog-to-digital conversion is performed using subsampling with a sampling frequency of 186.66 MHz. Thus, the sampling rate is 4/3 of the intermediate signal frequency. This provides the maximum width of the operating frequency range and prevents the imposition of spectra during sampling. Further signal processing is performed digitally. The digitized signal is divided into quadrature components using a Hilbert converter 12.

Затем оцифрованный групповой сигнал подается на n каналов цифровых демодуляторов. Каждый из n каналов содержит цифровой демодулятор 13'. В демодуляторах 13' осуществляется когерентная демодуляция фазоманипулированных сигналов (ФМ) и сигналов квадратурной амплитудной манипуляции (КАМ), а также оптимальная фильтрация по маске с различными коэффициентами крутизны ската. На выходе демодулятора 13' образуются выборки синфазного и квадратурного каналов, которые в сопровождении восстановленной тактовой частоты подаются на помехоустойчивые декодеры 14'-17'. С помощью мультиплексора 18' осуществляется выбор декодера несистематических сверточных кодов по алгоритму Витерби - 14', систематических сверточных кодов 16', декодера решетчатых кодов (Trellis декодер) 15' или декодера турбокодов 17' в зависимости от используемого в обрабатываемой системе связи типа помехоустойчивого (ПУ) кодирования. Турбодекодер 17' реализован на специализированной микросхеме фирмы AHA, остальные ПУ декодеры 14'-16' - на ПЛИС фирмы Xilinx. Параметры каждого ПУ декодера (образующие полиномы, относительная скорость кодирования, параметры выкалывания) также настраиваются. С выхода ПУ декодеров 14'-17' битовый поток поступает на последовательно соединенные дифференциальный декодер 19', универсальный самосинхронизирующийся дескремблер 20', деперемежитель 21', декодер кодов Рида-Соломона 22' и второй универсальный самосинхронизирующийся дескремблер 23'. Полиномы дескремблеров, параметры перемежения и блочного кодирования могут настраиваться. При необходимости отдельные этапы обработки можно исключать с помощью ключей 24', 25', 26', 27'. В результате обеспечивается оперативная адаптация параметров устройства под обрабатываемый сигнал.Then the digitized group signal is fed to n channels of digital demodulators. Each of the n channels contains a digital demodulator 13 '. In the demodulators 13 ', there is coherent demodulation of the phase-manipulated signals (FM) and quadrature amplitude-shift keying (QAM) signals, as well as optimal filtering by mask with different slope coefficients. At the output of the demodulator 13 ', in-phase and quadrature channels are formed, which, accompanied by the reconstructed clock frequency, are supplied to noise-resistant decoders 14'-17'. Using the multiplexer 18 ', a decoder of unsystematic convolutional codes is selected according to the Viterbi-14' algorithm, systematic convolutional codes 16 ', trellis code decoder (Trellis decoder) 15' or turbo codes decoder 17 'depending on the type of noise-immunity (PU) used in the processing communication system ) coding. The 17 'turbo decoder is implemented on a specialized AHA chip, the remaining 14'-16' PU decoders are on an Xilinx FPGA. The parameters of each PU decoder (forming polynomials, relative coding rate, puncturing parameters) are also configured. From the output of the PU decoders 14'-17 ', the bit stream enters a series-connected differential decoder 19', a universal self-synchronizing descrambler 20 ', a de-interleaver 21', a Reed-Solomon code decoder 22 'and a second universal self-synchronizing descrambler 23'. Descrambler polynomials, interleaving, and block coding parameters are configurable. If necessary, individual processing steps can be excluded using the keys 24 ', 25', 26 ', 27'. As a result, operational adaptation of the device parameters to the processed signal is provided.

Конструктивно устройство выполнено в виде модуля шины VME. Управление устройством и отображение его состояния осуществляет блок ПО 28 управляющей ПЭВМ 29 через интерфейс шины VME 30. Управляющая программа блок 29 в автоматическом режиме определяет вид модуляции, несущую и тактовую частоты, вид ПУ кодирования для каждого канала демодуляции, что обеспечивает автоматическую настройку на сигнал с априорно неизвестными параметрами.Structurally, the device is made in the form of a VME bus module. The device is controlled and its status is displayed by the software unit 28 of the control PC 29 via the VME 30 bus interface. The control program block 29 automatically determines the type of modulation, carrier and clock frequencies, the type of coding control for each demodulation channel, which automatically tunes to the signal from a priori unknown parameters.

Мягкие решения с выхода демодулятора 13 через коммутатор 31 поступают на устройство вставки "стертых" символов 32. Вставка "стертых" символов необходима для приведения перфорированных кодов к стандартному коду с относительной скоростью 1/2. Все параметры выколки в устройстве вставки "стертых" символов 32 полностью программируются, что позволяет одним декодером обрабатывать все варианты перфорированных кодов, полученных из базового кода с относительной скоростью 1/2. На выходе устройства вставки "стертых" символов 32 формируются мягкие решения квадратурных каналов I и Q, а также стробы Erase I и Erase Q, которые показывают, что текущий символ в соответствующем канале "стерт". При появлении "стертого" символа вычислитель метрик 33 формирует метрики только на основе одного, не "стертого" подканала. С выхода вычислителя метрик 33 значения четырех метрик поступают на процессор 34, устроенный так же, как и в прототипе. На выходе процессора 34 формируются данные о наиболее вероятных переходах на решетчатой диаграмме, которые поступают на устройство памяти выживших путей 35. Там данные о переходах на решетчатой диаграмме запоминаются, а затем для каждого выходного бита производится поиск наиболее вероятного пути на решетчатой диаграмме, начиная от самого раннего принятого символа к самому последнему. Решение о выходном символе декодера 14 принимается по большинству путей, соответствующих нулю или единице. Для определения синхронизации декодера 14 используется не логика неединогласия, а анализируется частота импульсов нормализации сумматоров ячеек ССВ процессора 34, что несколько снижает аппаратные затраты. Блок 36 обеспечивает ветвевую синхронизацию и устранение фазовой неоднозначности демодулятора 13. В блоке 37 производится оценка качества каналов.Soft decisions from the output of the demodulator 13 through the switch 31 go to the insertion of erased characters 32. The insertion of erased characters is necessary to bring the punched codes to the standard code with a relative speed of 1/2. All parameters of the puncture in the device for inserting "erased" characters 32 are fully programmable, which allows one decoder to process all variants of perforated codes obtained from the base code with a relative speed of 1/2. At the output of the erased character insertion device 32, soft decisions of the quadrature channels I and Q are formed, as well as the strobes Erase I and Erase Q, which indicate that the current character in the corresponding channel is erased. When the “erased” symbol appears, the metric calculator 33 generates metrics only on the basis of one, not “erased” subchannel. From the output of the metrics calculator 33, the values of the four metrics are sent to the processor 34, arranged in the same way as in the prototype. At the output of the processor 34, data are generated on the most probable transitions on the trellis diagram, which are transmitted to the memory device of the surviving paths 35. There, data on the transitions on the trellis diagram are stored, and then for each output bit the most probable path on the trellis diagram is searched, starting from the most The earliest accepted character to the most recent. The decision on the output symbol of the decoder 14 is made on most paths corresponding to zero or one. To determine the synchronization of the decoder 14, it is not the logic of disagreement that is used, but the pulse frequency of the normalization of the adders of the cells of the CERs of the processor 34 is analyzed, which somewhat reduces the hardware costs. Block 36 provides branch synchronization and elimination of phase ambiguity of demodulator 13. In block 37, channel quality is estimated.

Декодер решетчатых кодов 15 (фиг.3) реализован на ПЛИС по классической схеме и содержит последовательно соединенные коммутатор 38, декодер Витерби 39, кодер несистематических сверточных кодов (НСК) 40, решающее устройство 41, а также линию задержки 42, соединяющую выходы коммутатора 38 со вторыми входами решающего устройства 41 и входами устройства оценки качества канала 44 и систему ветвевой синхронизации и устранения неоднозначности 43, вход которой подключен к выходу блока 39, а выход ко второму входу коммутатора 38. Выход решающего устройства 41 подключен к третьему входу устройства оценки качества канала 44.The decoder of trellis codes 15 (Fig. 3) is implemented on the FPGA according to the classical scheme and contains a serially connected switch 38, a Viterbi decoder 39, an encoder of unsystematic convolutional codes (NSC) 40, a resolver 41, and also a delay line 42 connecting the outputs of the switch 38 to the second inputs of the resolver 41 and the inputs of the device for evaluating the quality of channel 44 and the branch synchronization and ambiguity system 43, the input of which is connected to the output of block 39, and the output to the second input of the switch 38. The output of the resolver 41 is The key to the third input of the channel quality estimation apparatus 44.

Декодер работает следующим образом. Мягкие решения квадратур I и Q с АЦП демодулятора 13 поступают на коммутатор 38, который служит для устранения неоднозначностей захвата демодулятора 13. Коммутатором 38 управляет система ветвевой синхронизации и устранения неоднозначности 43, которая по порядку меняет неоднозначности до тех пор, пока не будет достигнута синхронизация декодера Витерби 39. С помощью декодера Витерби 39 производится помехоустойчивое декодирование тех бит сигнального созвездия, которые были подвергнуты ПУ кодированию. С выхода декодера Витерби 39 декодированные биты поступают на кодер НСК 40, где заново кодируются. В результате на выходе кодера НСК 40 восстанавливаются кодированные биты сигнального созвездия, но уже с исправленными ошибками, которые поступают на решающее устройство 41. На решающее устройство 41 также поступают выборки синфазного и квадратурного каналов, задержанные в линии задержки 42. Линия задержки 42 служит для компенсации задержки в декодере Витерби 39 и в кодере НСК 40. В рещающем устройстве 41 на основании информации с выхода кодера НСК 40 и исходных канальных символов принимается решение о наиболее правдоподобном принятом символе. Устройство оценки качества канала 44 измеряет вероятность ошибки в канале, сравнивая информационные символы на входе и выходе ПУ декодера 15.The decoder works as follows. Soft solutions of quadratures I and Q from the ADC of the demodulator 13 are supplied to the switch 38, which serves to eliminate the ambiguities of the capture of the demodulator 13. The switch 38 is controlled by a branch synchronization and ambiguity system 43, which changes the ambiguities in order until the decoder synchronization is achieved Viterbi 39. Using the Viterbi 39 decoder, noise-resistant decoding of those bits of the signal constellation that have been subjected to PU coding is performed. From the output of the Viterbi decoder 39, the decoded bits go to the encoder NSC 40, where they are re-encoded. As a result, at the output of the NSC 40 encoder, the encoded bits of the signal constellation are restored, but with the corrected errors that are sent to the resolver 41. The resolver 41 also receives in-phase and quadrature channels delayed in the delay line 42. The delay line 42 serves to compensate delays in the Viterbi decoder 39 and in the NSC encoder 40. In the deciding device 41, based on information from the output of the NSC 40 encoder and the original channel symbols, a decision is made about the most likely received symbol. The channel quality estimator 44 measures the probability of an error in the channel by comparing information symbols at the input and output of the decoder 15.

Универсальный декодер систематических сверточных кодов (ССК) 16 (декодер ФАНО), реализованный по последовательному алгоритму (фиг.4), содержит последовательно соединенные синхронизатор 45, входной буфер 46, устройство вычисления метрик путей 47, а также выходной буфер 48, вход которого соединен с первым входом синхронизатора 45, и последовательно соединенные устройство управления 49, копию кодера 50, второй выход которого подключен ко второму входу блока 47 и стек возврата 51, выход которого подключен ко второму входу блока 48, при этом четвертый и пятый выходы блока 49 подключены ко второму и третьему входам блока 46, пятый выход блока 49 подключен к третьему входу блока 45, второй выход блока 46 подключен ко входу блока 49, а ко второму его входу подключен выход блока 47, второй выход блока 51 подключен к четвертому входу блока 50.Universal decoder systematic convolutional codes (SSK) 16 (FANO decoder), implemented by the sequential algorithm (figure 4), contains a serially connected synchronizer 45, input buffer 46, a device for calculating path metrics 47, and also an output buffer 48, the input of which is connected to the first input of the synchronizer 45, and in series connected the control device 49, a copy of the encoder 50, the second output of which is connected to the second input of the block 47 and the return stack 51, the output of which is connected to the second input of the block 48, while the fourth and fifth the output outputs of block 49 are connected to the second and third inputs of block 46, the fifth output of block 49 is connected to the third input of block 45, the second output of block 46 is connected to the input of block 49, and the output of block 47 is connected to its second input, the second output of block 51 is connected to the fourth input of block 50.

Декодер 16 работает следующим образом. Мягкие решения демодулятора 13 урезаются до трех бит и подаются на синхронизатор 45. Трехбитного мягкого решения вполне достаточно, т.к. при переходе от 3-битного решения к 4-битному помехоустойчивость возрастает менее чем на 0,25 дБ, а сложность входного буфера 46 и устройства вычисления метрик 47 существенно возрастает. В синхронизаторе 45 осуществляется синхронизация входных данных по ребрам кодового дерева и вставка выколотых символов (для кодовых скоростей 3/4 и 7/8). При этом вместо выколотых символов вставляются символы с нулевыми метриками. При этом метрика текущего узла не изменяется и декодер 16 продолжает движение по ранее выбранному пути. Кроме того, в синхронизаторе 45 осуществляется перестановка кодовых ребер при работе с различными вариантами ССК кода. Далее информационные и проверочные символы с синхронизатора 45 поступают на входной буфер 46 и записываются в него по тактам информационной тактовой частоты. Входной буфер 46 необходим для исключения потерь входных данных, так как время декодирования символа в декодере Фано 16 существенно зависит от количества и взаимного положения ошибок во входной информации. Практически выяснено, что размер буфера 46 должен составлять несколько десятков тысяч символов и его дальнейшее увеличение значительного улучшения характеристик не дает.Decoder 16 operates as follows. Soft solutions of demodulator 13 are trimmed to three bits and fed to synchronizer 45. A three-bit soft solution is quite enough, because when switching from a 3-bit solution to a 4-bit noise immunity increases by less than 0.25 dB, and the complexity of the input buffer 46 and the metric calculator 47 increases significantly. The synchronizer 45 synchronizes the input data along the edges of the code tree and inserts punctured characters (for code rates 3/4 and 7/8). In this case, instead of punctured characters, characters with zero metrics are inserted. In this case, the metric of the current node does not change and decoder 16 continues to move along the previously selected path. In addition, in the synchronizer 45, the code edges are rearranged when working with various variants of the CCK code. Further, information and verification symbols from the synchronizer 45 are fed to the input buffer 46 and are written to it according to the clock cycles of the information clock frequency. The input buffer 46 is necessary to eliminate input data loss, since the decoding time of a symbol in the Fano decoder 16 substantially depends on the number and relative position of errors in the input information. It has been practically found that the size of buffer 46 should be several tens of thousands of characters and its further increase does not give a significant improvement in performance.

С выхода входного буфера 46 мягкие решения поступают на устройство вычисления метрик путей 47. Наиболее просто его реализовать в виде постоянного запоминающего устройства (ПЗУ) с прошитой в него таблицей метрик. При последовательном декодировании значения метрик изменяются по логарифмическому закону. Практически установлено, что вполне достаточно семиразрядного представления метрик (диапазон значений от -64 до +63 в дополнительном коде). Вычисленные метрики подаются на устройство управления 49, реализующее алгоритм Фано. Там происходит выбор пути с наилучшей метрикой. Алгоритм Фано движется вперед по текущему пути до тех пор, пока метрика пути остается выше заданного порога. Если же метрика пути оказывается ниже порога, алгоритм возвращается назад и пробует другой путь. Устройство управления декодером 49 также постоянно отслеживает состояние входного буфера 46 и наличие синхронизации декодера 16. При пустом входном буфере 46 устройство управления 49 приостанавливает работу декодера 16 до поступления во входной буфер 46 недекодированных данных. В случае переполнения входного буфера 46 происходит полный сброс и пересинхронизация декодера 16. Если синхронизация отсутствует, устройство управления 49 изменяет фазу синхронизатора 45 до тех пор, пока правильная синхронизация не будет достигнута.From the output of the input buffer 46, soft decisions arrive at the device for calculating path metrics 47. It is most simple to implement it in the form of read-only memory (ROM) with a table of metrics stitched into it. In sequential decoding, the values of the metrics change according to the logarithmic law. It has been practically established that a seven-bit representation of metrics is quite enough (the range of values is from -64 to +63 in the additional code). The calculated metrics are fed to a control device 49 that implements the Fano algorithm. There is a choice of the path with the best metric. The Fano algorithm moves forward along the current path until the metric of the path remains above a given threshold. If the path metric is below the threshold, the algorithm goes back and tries another path. The control device of the decoder 49 also constantly monitors the state of the input buffer 46 and the presence of synchronization of the decoder 16. When the input buffer 46 is empty, the control device 49 suspends the operation of the decoder 16 until the undecoded data arrives at the input buffer 46. In the event of an overflow in the input buffer 46, the decoder 16 is completely reset and resynchronized. If there is no synchronization, the control unit 49 changes the phase of the synchronizer 45 until the correct synchronization is achieved.

На основании анализа метрик путей формируется предполагаемое значение текущего информационного бита (гипотеза), которое подается на копию кодера 50. Изменяя отводы регистра сдвига в копии кодера 50, можно настроить декодер 16 на декодирование систематического сверточного кода с произвольными образующими полиномами. Вычисленный в копии кодера 50 синдром подается на устройство вычисления метрик 47 для выбора пути с лучшей метрикой. При движении вперед старые данные из копии кодера 50 подаются в стек возврата 51. Если происходит возврат назад, в копию кодера 50 загружаются старые данные из стека 51. Глубина возврата (т.е. количество символов, сохраняемых в стеке) обычно выбирается примерно в 5 раз больше длины кодового ограничения используемого кода. Для декодирования ССК кода с относительной скоростью 7/8 и длиной кодового ограничения 104 достаточно глубины возврата в 500 символов.Based on the analysis of path metrics, the estimated value of the current information bit (hypothesis) is generated, which is fed to the copy of the encoder 50. By changing the taps of the shift register in the copy of the encoder 50, you can configure the decoder 16 to decode a systematic convolutional code with arbitrary generating polynomials. The syndrome calculated in the copy of the encoder 50 is supplied to the metrics calculator 47 to select a path with the best metric. When moving forward, the old data from the copy of the encoder 50 is fed into the return stack 51. If you go back, the old data from the stack 51 is loaded into the copy of the encoder 50. The return depth (ie, the number of characters stored on the stack) is usually selected at about 5 times the length of the code restriction of the code used. For decoding CCK code with a relative speed of 7/8 and a code restriction length of 104, a return depth of 500 characters is sufficient.

Если число ошибок в канале не слишком велико, то алгоритм Фано в основном делает шаги вперед. В результате стек возврата 51 постепенно заполняется. При полном заполнении стека возврата 51 последние информационные символы из него переписываются в выходной буфер 48. Данные из выходного буфера 48 подаются на выход декодера Фано 16 по тактам информационной тактовой частоты.If the number of errors in the channel is not too large, then the Fano algorithm basically takes steps forward. As a result, the return stack 51 is gradually populated. When the return stack 51 is completely filled, the last information symbols from it are rewritten into the output buffer 48. Data from the output buffer 48 are fed to the output of the Fano decoder 16 according to the information clock frequencies.

Универсальный самосинхронизирующийся дескремблер 17 (фиг.5) содержит регистр сдвига 52 длиной 32 бита, коммутатор 53 на 32 бита, схему ИСКЛЮЧАЮЩЕЕ ИЛИ 54, мультиплексор 55, схемы нелинейности 56 и 57 для дескремблеров V35 и 3.20С соответственно. При задании произвольного линейного самосинхронизирующегося скремблера с помощью коммутатора 53 отводы регистра сдвига, соответствующие полиному скремблера, подаются на логический элемент исключающее ИЛИ 54. С помощью мультиплексора 55 на логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 54 также подается исходный входной сигнал. В результате образуется схема линейного самосинхронизирующегося дескремблера. При задании нелинейного дескремблера V.35 или 3.20С с помощью мультиплексора 55 на логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 54 подаются данные с выхода соответствующей схемы нелинейности 56 и 57, а с коммутатора 53 - данные с 3 и 20 отводов регистра сдвига. В результате в схему дескремблера вносится дополнительная нелинейность.The universal self-synchronizing descrambler 17 (Fig. 5) contains a shift register 52 32 bits long, a 32-bit switch 53, an EXCLUSIVE OR 54 circuit, a multiplexer 55, non-linearity circuits 56 and 57 for descramblers V35 and 3.20C, respectively. When defining an arbitrary linear self-synchronizing scrambler using the switch 53, the shift register taps corresponding to the scrambler polynomial are supplied to the exclusive OR 54 logic element. Using the multiplexer 55, the original input signal is also fed to the EXCLUSIVE OR 54 logic element. As a result, a linear self-synchronizing descrambler circuit is formed. When defining a non-linear descrambler V.35 or 3.20С using multiplexer 55, the EXCLUSIVE OR 54 logic element receives data from the output of the corresponding nonlinearity circuit 56 and 57, and data from switch 3 and 20 of the shift register taps is supplied from switch 53. As a result, additional nonlinearity is introduced into the descrambler circuit.

Дифференциальный декодер 19, деперемежитель 21, декодер кодов Рида-Соломона 22 и аддитивный дескремблер 20, 23 выполнены на ПЛИС по классическим схемам в соответствии со спецификациями IESS 308, 309, 310 и EN300421.Differential decoder 19, de-interleaver 21, Reed-Solomon code decoder 22 and additive descrambler 20, 23 are made on FPGAs according to classical schemes in accordance with IESS 308, 309, 310 and EN300421 specifications.

В настоящее время в РНИИРС создано и изготовлено двухканальное устройство приема, демодуляции и обработки фазоманипулированных сигналов в одном конструктиве (ПДМ-2К ИУЯД.467747.061). Фото устройства приведено на фиг.2.Currently, a two-channel device for receiving, demodulating and processing phase-shifted signals in one construct (PDM-2K IUYAD.467747.061) has been created and manufactured at the RNIIRS. A photo of the device is shown in figure 2.

В результате использования предлагаемого построения устройство обеспечило следующий эффект:As a result of using the proposed construction, the device provided the following effect:

- прием сигналов в диапазоне частот 950-2150 МГц и преобразование в сигнал ПЧ 140 МГц полосой 48 МГц; оптимальную фильтрацию;- reception of signals in the frequency range 950-2150 MHz and conversion into a 140 MHz IF signal with a 48 MHz band; optimal filtering;

- обзор панорамы в диапазоне частот 950-2150 МГц с визуализацией на мониторе и возможностью настройки на любой сигнал;- Panorama overview in the frequency range 950-2150 MHz with visualization on the monitor and the ability to tune to any signal;

- преобразование сигнала ПЧ 140 МГц в 12-разрядный цифровой код;- conversion of the 140 MHz IF signal into a 12-bit digital code;

- цифровую демодуляцию сигналов с фазовой модуляцией ФМ2, ФМ4, ФМ4С, ФМ8, KAM16 с цифровой фильтрацией и коррекцией амплитудно-частотной характеристики (АЧХ) и группового времени запаздывания (ГВЗ);- digital demodulation of phase-modulated signals FM2, FM4, FM4S, FM8, KAM16 with digital filtering and correction of the amplitude-frequency characteristic (AFC) and group delay time (GW);

- демодуляцию сигналов при следующих отношениях сигнал/шум ФМ2≥0 дБ; ФМ4, ФМ4С≥6 дБ; ФМ8≥10,5 дБ; KAM16≥12 дБ;- demodulation of signals with the following signal-to-noise ratios FM2≥0 dB; FM4, FM4S≥6 dB; FM8≥10.5 dB; KAM16≥12 dB;

- диапазон скоростей от 1,5 кбод до 10 Мбод;- speed range from 1.5 kbaud to 10 Mbaud;

- дифференциальное декодирование цифровых потоков;- differential decoding of digital streams;

- помехоустойчивое декодирование практически всех известных несистематических кодов по алгоритму Витерби с мягким решением;- noise-free decoding of almost all known unsystematic codes according to the Viterbi algorithm with a soft solution;

- помехоустойчивое декодирование практически всех известных систематических кодов по алгоритму (усеченный алгоритм ФАНО) с мягким решением;- noise-free decoding of almost all known systematic codes according to an algorithm (truncated FANO algorithm) with a soft solution;

- дескремблирование аддитивных и мультипликативных скремблеров, в том числе и по рекомендациям V35 и V35c;- descrambling of additive and multiplicative scramblers, including those recommended by V35 and V35c;

- деперемежение цифровых потоков по матричному и регистровому закону;- deinterleaving of digital streams according to matrix and register law;

- декодирование известных кодов Рида-Соломона;- decoding of known Reed-Solomon codes;

- декодирование турбокодов;- decoding of turbo codes;

- построение помехоустойчивых декодеров, дифференциальных декодеров, деск-ремблера, деперемежителей, декодера Рида-Соломона на ПЛИС и микропроцессорах обеспечивает возможность программной обработки по модели сигнала и адаптации к изменяющейся радиообстановке;- construction of noise-resistant decoders, differential decoders, desktop rembblers, de-interleavers, Reed-Solomon decoders on FPGAs and microprocessors provides the possibility of software processing according to the signal model and adaptation to a changing radio environment;

- компоновку устройства в одном конструктиве с оптимальным составом ПЛИС, ОЗУ, ПЗУ и микропроцессоров.- the arrangement of the device in one construct with the optimal composition of FPGAs, RAM, ROM and microprocessors.

Испытания устройства по реальным сигналам показали положительные результаты.Testing the device with real signals showed positive results.

Помехоустойчивый декодер НСК выполнен на ПЛИС по схеме, приведенной в заявке №2003129224 от 30.09.03 г. на полезную модель "Универсальный помехоустойчивый декодер НСК" и реализует "Способ обработки цифровых потоков по модели сигнала и перепрограммируемым схемам электрическим" по патенту №2220498 от 27.12.03 г. На этой же ПЛИС реализован декодер ССК методом изменения схемы и создания загрузочного модуля под декодер ССК.The noise-resistant decoder of the NSC is made on the FPGA according to the scheme given in application No. 2003129224 of September 30, 03 for the utility model "Universal noise-resistant decoder of the NSC" and implements the "Method of processing digital streams according to the signal model and reprogrammable electrical circuits" according to patent No. 2220498 of 27.12 .03 g. At the same FPGA, the SSC decoder was implemented by changing the circuit and creating a boot module for the SSC decoder.

На ПЛИС по этому же способу реализованы дифференциальный декодер, дескремблер, деперемежитель, декодер Рида-Соломона.On the FPGA in the same way, a differential decoder, descrambler, deinterleaver, Reed-Solomon decoder are implemented.

Если все данные о сигнале заранее известны, то эти данные и являются моделью сигнала. Если же данные априори о сигнале неизвестны, то они добываются в процессе анализа и по этим данным синтезируется модель сигнала.If all data about the signal is known in advance, then this data is the signal model. If the data on the signal are not known a priori, then they are extracted during the analysis and the signal model is synthesized from these data.

Поскольку устройство в целом реализует "Способ обработки цифровых потоков по модели сигнала и перепрограммируемым схемам электрическим" (патент №2220498), то в состав устройства введены блок ПО 28, ПЭВМ управления 29 и интерфейс шины VME 30.Since the device as a whole implements "A method of processing digital streams according to the signal model and electric reprogrammable circuits" (patent No. 2220498), the device includes software unit 28, control PC 29 and bus interface VME 30.

В блоке ПО 28 хранятся схемы электрические на ПЛИС, ОЗУ, ПЗУ, микропроцессорах, выполненные в виде загрузочных модулей под сигналы с известной структурой. С помощью меню выбирается загрузочный модуль под интересующий сигнал и запускается программа, в результате которой устройство автоматически настраивается на сигнал и производится его обработка.Block 28 contains electrical circuits for FPGA, RAM, ROM, microprocessors, made in the form of boot modules for signals with a known structure. Using the menu, a boot module is selected for the signal of interest and a program is launched, as a result of which the device is automatically tuned to the signal and processed.

В случае отсутствия априорных данных о сигнале производится поэтапный анализ его структуры, по данным которого синтезируется модель сигнала, создается схема электрическая в виде загрузочного модуля в блоке ПО 28 и дальнейшая обработка ведется аналогично по модели сигнала.In the absence of a priori data on the signal, a step-by-step analysis of its structure is performed, according to which the signal model is synthesized, an electrical circuit is created in the form of a loading module in software unit 28, and further processing is carried out similarly according to the signal model.

Claims (1)

Многоканальное приемно-демодулирующее устройство фазоманипулированных сигналов систем связи, содержащее последовательно соединенные радиоприемное устройство и блок аналого-цифрового преобразования (АЦП), выход которого подключен ко входам n каналов цифровых демодуляторов, отличающееся тем, что в его состав введен блок управления устройством и отображения его состояния с ПЭВМ, обеспечивающий автоматическую настройку на сигнал с априорно неизвестными параметрами, выход которого через интерфейс шины VME подключен к управляющим входам радиоприемного устройства, АЦП и n каналов цифровых демодуляторов, причем каждый из n каналов цифровых демодуляторов содержит демодулятор с мягким решением, выход которого подключен к входам параллельно соединенных перестраиваемых декодеру несистематических сверточных кодов, декодеру систематических сверточных кодов, декодеру решетчатых кодов и декодеру блочных турбокодов, выходы которых подключены к соответствующим входам мультиплексора, выход которого подключен к последовательно соединенным перестраиваемым дифференциальному декодеру, первому дескремблеру, деперемежителю, декодеру кодов Рида-Соломона и второму дескремблеру с соответствующими ключами для обеспечения режима транзита.A multichannel receiving and demodulating device for phase-shifted signals of communication systems containing a serially connected radio receiving device and an analog-to-digital conversion (ADC) unit, the output of which is connected to the n channel inputs of digital demodulators, characterized in that a device control unit and its status display unit are included with a PC, which provides automatic tuning to a signal with a priori unknown parameters, the output of which via the VME bus interface is connected to control inputs a receiver, an ADC and n channels of digital demodulators, each of the n channels of digital demodulators contains a demodulator with a soft solution, the output of which is connected to the inputs of parallel tunable non-systematic convolutional code decoder, systematic convolutional code decoder, trellis code decoder and block turbo code decoder, outputs which are connected to the corresponding inputs of the multiplexer, the output of which is connected to serially connected tunable differential an encoder, a first descrambler, a de-interleaver, a Reed-Solomon code decoder, and a second descrambler with corresponding keys to provide a transit mode.
RU2005114547/09A 2005-05-13 2005-05-13 Multi-channel receiving-demodulating device for phase-manipulated signals of communication systems RU2305375C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2005114547/09A RU2305375C2 (en) 2005-05-13 2005-05-13 Multi-channel receiving-demodulating device for phase-manipulated signals of communication systems

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2005114547/09A RU2305375C2 (en) 2005-05-13 2005-05-13 Multi-channel receiving-demodulating device for phase-manipulated signals of communication systems

Publications (2)

Publication Number Publication Date
RU2005114547A RU2005114547A (en) 2006-11-20
RU2305375C2 true RU2305375C2 (en) 2007-08-27

Family

ID=37501791

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2005114547/09A RU2305375C2 (en) 2005-05-13 2005-05-13 Multi-channel receiving-demodulating device for phase-manipulated signals of communication systems

Country Status (1)

Country Link
RU (1) RU2305375C2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2450470C1 (en) * 2010-11-25 2012-05-10 Государственное образовательное учреждение высшего профессионального образования "Сибирский государственный университет телекоммуникаций и информатики" (ГОУ ВПО "СибГУТИ") Method of demodulating differential phase-shift modulation signals and apparatus for realsing said method
RU2505922C2 (en) * 2011-07-22 2014-01-27 Государственное образовательное учреждение высшего профессионального образования "Воронежский государственный технический университет" Differential phase-shift keyed signal digital demodulator
RU2562423C2 (en) * 2009-12-02 2015-09-10 Роберт Бош Гмбх Method and system for receiving signals from radio station

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2562423C2 (en) * 2009-12-02 2015-09-10 Роберт Бош Гмбх Method and system for receiving signals from radio station
RU2450470C1 (en) * 2010-11-25 2012-05-10 Государственное образовательное учреждение высшего профессионального образования "Сибирский государственный университет телекоммуникаций и информатики" (ГОУ ВПО "СибГУТИ") Method of demodulating differential phase-shift modulation signals and apparatus for realsing said method
RU2505922C2 (en) * 2011-07-22 2014-01-27 Государственное образовательное учреждение высшего профессионального образования "Воронежский государственный технический университет" Differential phase-shift keyed signal digital demodulator

Also Published As

Publication number Publication date
RU2005114547A (en) 2006-11-20

Similar Documents

Publication Publication Date Title
Le Floch et al. Coded orthogonal frequency division multiplex [TV broadcasting]
EP1221772B1 (en) Pre-decoder for a turbo decoder, for recovering punctured parity symbols, and a method for recovering a turbo code
US7848466B2 (en) Viterbi slicer for turbo codes
JP4101653B2 (en) Scaling demodulated data in interleaver memory
KR100672561B1 (en) Communication system of digital TV
US6147964A (en) Method and apparatus for performing rate determination using orthogonal rate-dependent walsh covering codes
EP0801503B1 (en) Multiple mode trellis decoder for a digital signal processing system
EP1790140B1 (en) Headend transmitter and downstream cable modem receiver for 1024 QAM
EP0914719A1 (en) Method and apparatus for detecting communication signals having unequal error protection
KR100374787B1 (en) Bandwidth-efficient concatenated trellis-coded modulation decoder and method thereof
JP2011528867A (en) Apparatus and method for decoding signals
KR20170040033A (en) Apparatus and method for transmitting and receiving based on faster-than-nyquist
JPH08223501A (en) Means for demodulating and decoding digital tv data subjected to satellite,ground and cable transmissions,and signal processor thereof
EP3185547A1 (en) Diversity combining iterative decoder
RU2305375C2 (en) Multi-channel receiving-demodulating device for phase-manipulated signals of communication systems
US8526542B2 (en) Diversity receiver for processing VSB signal
US20030118122A1 (en) Method and apparatus for channel coding and decoding for modulation schemes with memory
EP2985916A1 (en) Reduced memory iterative demodulation and decoding
US20120326898A1 (en) Coding and Decoding by Means of a Trellis Coded Modulation System
US20070022356A1 (en) Input control device and input control method
KR20000076753A (en) Iterative differential detector
EP3361659B1 (en) Dpsk receiver module
EP2328313B1 (en) Method and apparatus for demodulating differential binary phase shift keying modulated signals
RU2317641C2 (en) Method and device for processing signals of communication lines on basis of signal model and reprogrammable electric circuits
Shukhratovich Development and research of a codec based on a high-precision iterative algorithm