RU2369041C1 - Stereo-television system - Google Patents
Stereo-television system Download PDFInfo
- Publication number
- RU2369041C1 RU2369041C1 RU2008106387/09A RU2008106387A RU2369041C1 RU 2369041 C1 RU2369041 C1 RU 2369041C1 RU 2008106387/09 A RU2008106387/09 A RU 2008106387/09A RU 2008106387 A RU2008106387 A RU 2008106387A RU 2369041 C1 RU2369041 C1 RU 2369041C1
- Authority
- RU
- Russia
- Prior art keywords
- output
- inputs
- input
- control
- outputs
- Prior art date
Links
Images
Classifications
-
- Y02B60/50—
Landscapes
- Stereophonic System (AREA)
Abstract
Description
Изобретение относится к технике радиосвязи и может быть использовано для цифрового телевещания.The invention relates to radio communications technology and can be used for digital broadcasting.
За прототип принята “Система стереотелевидения” [1], содержащая на передающей стороне фотоэлектрический преобразователь /ФЭП/ на основе пьезодефлекторов, формирующий два изображения одного объекта и включающий правый и левый объективы, соответствующее число пьезодефлекторов, блоки строчной и кадровой развертки, шесть фотоприемников, шесть предварительных усилителей, и содержащая шесть ключей, три АЦП видеосигнала, два АЦП сигнала звука, генератор синусоидальных колебаний и синтезатор частот, три формирователя кодов, два самоходных распределителя импульсов /СРИ/, триггер и трехканальный передатчик радиосигналов, на приемной стороне содержащая антенну, блок управления, три тракта приема и обработки кодов видеосигналов, светодиодный плоскопанельный экран /СД-экран/, канал формирования управляющих сигналов, два канала воспроизведения звука, ИК-передатчик, расположенный на корпусе СД-экрана и ЗД-очки с ИК-приемником на их оправе. Каждый тракт приема и обработки кодов видеосигналов включает блок приема радиосигналов, усилитель радиочастоты, двухполярный амплитудный детектор, два формирователя импульсов и канал одного из цветовых сигналов, включающий два регистра цветового сигнала /R, G, B/, первый блок задержки, сумматор, второй блок задержек, два накопителя кодов кадра и два блока формирования импульсов. В передающей стороне видеорежим 960×540×50 Гц. Информация кодов стереопар передается тремя радиоканалами. На приемной стороне принимаются три радиосигнала тремя трактами приема и обработки кодов видеосигналов последовательно правого и левого кадров стереопар, коды сигналов R, G, B распределяются по своим каналам, в которых выполняется удвоение отсчетов в строке с 960 до 1920 и удвоение строк с 540 до 1080 в кадре. Коды в каждом канале поступают в два накопителя кодов кадра, с них в два блока формирователей импульсов и с них на входы СД-экрана, изображение с которого воспринимается зрителем объемным через ЗД-очки, воспроизводимый видеорежим 1920×1080. Недостатки прототипа: передача информации стереопар по трем радиоканалам, прием ее тремя трактами приема и использование в СД-экране светодиодных ячеек, содержащих каждая по 24 светодиода, определяют высокую энергоемкость системы.The stereo-television system [1] was adopted as a prototype [1], which contains a photoelectric converter / photoelectric converter / based on piezoelectric deflectors that generates two images of one object and includes right and left lenses, the corresponding number of piezoelectric deflectors, horizontal and vertical scan units, six photodetectors, six preamplifiers, and containing six keys, three ADCs of a video signal, two ADCs of a sound signal, a sine wave generator and a frequency synthesizer, three code shapers, two self-propelled pulse distributor / SRI /, trigger and three-channel transmitter of radio signals, on the receiving side containing an antenna, control unit, three paths for receiving and processing codes of video signals, LED flat-panel screen / LED screen /, channel for generating control signals, two sound reproduction channels, IR a transmitter located on the body of the SD screen and ZD glasses with an IR receiver on their frame. Each path for the reception and processing of video signal codes includes a radio signal reception unit, a radio frequency amplifier, a bipolar amplitude detector, two pulse shapers and a channel of one of the color signals, including two color signal registers / R, G, B /, the first delay block, the adder, the second block delays, two frame code stores and two pulse shaping units. In the transmitting side, the video mode is 960 × 540 × 50 Hz. Stereopair code information is transmitted by three radio channels. On the receiving side, three radio signals are received by three paths of receiving and processing codes of video signals of successively right and left frames of stereo pairs, signal codes R, G, B are distributed over their channels, in which doubling of samples in a line from 960 to 1920 and doubling of lines from 540 to 1080 is performed in frame. Codes in each channel are sent to two drive codes of the frame, from them to two blocks of pulse shapers and from them to the inputs of the SD screen, the image from which the viewer perceives the volume through the ZD glasses, the reproduced video mode is 1920 × 1080. The disadvantages of the prototype: the transmission of stereo pair information via three radio channels, its reception by three reception paths and the use of LED cells containing 24 LEDs in each LED screen determine the high energy intensity of the system.
Цель изобретения - снижение энергоемкости системы. Техническим результатом является уменьшение энергоемкости системы в три раза при передаче-приеме информации, достигаемое передачей радиосигналов одним радиоканалом и приемом ее одним трактом приема и обработки кодов, и уменьшение числа светодиодов, используемых в СД-экране в 8 раз, достигаемое применением СД-ячеек, содержащих по три светодиода
The purpose of the invention is to reduce the energy intensity of the system. The technical result is to reduce the energy consumption of the system by three times when transmitting / receiving information, achieved by transmitting radio signals by one radio channel and receiving it by one channel for receiving and processing codes, and reducing the number of LEDs used in the LED screen by 8 times, achieved by using LED cells, containing three LEDsСущность изобретения состоит в том, что в систему стереотелевидения, содержащую на передающей стороне ФЭП, три АЦП видеосигнала, формирователь кодов, два СРИ и передатчик радиосигналов, приемную сторону, включающую тракт приема и обработки кодов с каналами сигналов R, G, B и СД-экран, на передающей стороне вводятся три АЦП видеосигнала, шесть кодеров, в ФЭП вводятся две матрицы ПЗИ, а передатчик выполняется одноканальным, на приемной стороне прием информации выполняется одним трактом приема и обработки кодов видеосигналов, вводятся два приемных регистра и три канала левого кадра стереопары сигналов RЛ, GЛ, BЛ, в каждый из каналов правого и левого кадров стереопары вводятся декодер и формирователь управляющих сигналов, а СД-экран выполняется из СД-ячеек, содержащих по три светодиода.The essence of the invention lies in the fact that in the stereo television system containing on the transmitting side of the photomultiplier, three ADC video signals, a code generator, two SRI and a radio signal transmitter, the receiving side, including the path for receiving and processing codes with signal channels R, G, B and SD- screen, on the transmitting side, three ADCs of the video signal, six encoders are introduced, two FDI arrays are introduced into the photoelectric converter, and the transmitter is single-channel, on the receiving side, information is received by one path for receiving and processing video codes, two are received GOVERNMENTAL register and the three channels of the left frame of the stereopair signals R L, G L, B L, in each of the channels of the left and right stereopair frames are input decoder and driver control signals, and the LED display is performed in the SD-cells containing three LEDs.
Передающая сторона на фиг.1, структура цифрового потока на фиг.2, кодер на фиг.3, диаграммы работы кодера на фиг.4, формирователь кодов на фиг.5, приемная сторона на фиг.6, спектр амплитудно-модулированного сигнала на фиг.7, двухполярный амплитудный детектор на фиг.8, декодер на фиг.9, блок обработки кодов на фиг.10, накопитель кодов кадра на фиг.11, блок регистров на фиг.12, 13, формирователь управляющих сигналов на фиг.14, блок выделения ССИ /СИС/ на фиг.15, СД-ячейка на фиг.16, элемент матрицы на фиг.17, расположение излучающих элементов матрицы в СД-экране на фиг.18, временные диаграммы работы системы на фиг.19.The transmitting side in FIG. 1, the structure of the digital stream in FIG. 2, the encoder in FIG. 3, the operation diagrams of the encoder in FIG. 4, the code generator in FIG. 5, the receiving side in FIG. 6, the spectrum of the amplitude-modulated signal in FIG. .7, bipolar amplitude detector in Fig. 8, decoder in Fig. 9, code processing unit in Fig. 10, frame code storage in Fig. 11, register block in Figs. 12, 13, control signal generator in Fig. 14, SSI / SIS / selection block in Fig. 15, the LED cell in Fig. 16, the matrix element in Fig. 17, the arrangement of the emitting elements of the matrix in the LED screen on ig.18, temporary system performance chart in Figure 19.
На передающей стороне принимается видеорежим 800×1000×25 Гц, где 800 - число кодируемых отсчетов в строке, 1000 - число кодируемых строк кадра, 25 Гц - частота стереопар: коды цветовых сигналов правого кадра R, G, B и коды цветовых сигналов левого кадра RЛ, GЛ, BЛ передаются в одном потоке параллельно /фиг.2/. Частота дискретизации при аналого-цифровом преобразовании сигналов стереопар составляет: fацп=800отсч×1000стр×25 Гц=20 МГц.On the transmitting side, a video mode of 800 × 1000 × 25 Hz is received, where 800 is the number of encoded samples in a line, 1000 is the number of encoded lines of a frame, 25 Hz is the frequency of stereo pairs: codes of color signals of the right frame R, G, B and codes of color signals of the left frame R L , G L , B L are transmitted in the same stream in parallel / 2 /. The sampling frequency for analog-to-digital conversion of stereo pair signals is: f ADC = 800 counts × 1000 pages × 25 Hz = 20 MHz.
Частота строк 25 Гц×1000стр=25 кГц.
При формировании цифрового изображения с высокой частотой дискретизации всегда будут коды, равные по величине, и чем выше частота дискретизации, тем равных по величине кодов будет больше. В заявляемой системе применяется сжатие потока кодов кадра раздельно каждого цветового сигнала R, G, В правого кадра и RЛ, GЛ, BЛ левого кадра стереопары. Коэффициент сжатия в каждом потоке цветового сигнала принимается равным 4. Частота дискретизации на выходе каждого кодера составляет 5 МГц
. Период следования кодов в потоке 200 нс период следования разрядов в коде 7,4 нс 27 число разрядов в суммарном коде, который состоит из трех 9-разрядных кодов сигналов R, G, B правого кадра стереопары, суммарный код левого кадра стереопары состоит из трех 9-разрядных кодов сигналов RЛ, GЛ, BЛ. Тактовая частота в системе составляет: fT=5 МГц×27разр=135 МГц.When creating a digital image with a high sampling frequency, there will always be codes of equal magnitude, and the higher the sampling frequency, the more equal the size of codes. In the inventive system, compression of the stream of frame codes separately for each color signal R, G, B of the right frame and R L , G L , B L of the left frame of the stereo pair is applied. The compression coefficient in each color signal stream is taken to be 4. The sampling frequency at the output of each encoder is 5 MHz . Codes in 200 ns the discharge period in the code is 7.4
Несущая частота передатчика принимается fH=135 МГц×15=2025 МГц. Верхняя боковая частота fB=2025 МГц+135=2160 МГц, нижняя боковая модулирующая частота fHH=2025 МГц-135 МГц=1890 МГц. Передающая сторона включает /фиг.1/ фотоэлектрический преобразователь 1 /ФЭП/, являющийся датчиком видеосигналов двух изображений: правого и левого, формирует три цветовых сигнала R, G, B правого кадра и три цветовых сигнала RЛ, GЛ, BЛ левого кадра стереопары и содержит первый /правый/ объектив 2, в фокальной плоскости которого расположена фоточувствительная сторона матрицы ПЗИ 3 - прибора с зарядовой инжекцией по технологии Foveon Х3 из трехслойного КМОП-датчика [2 с.552, 3 с.832-835] с соответствующим оптическим разрешением /не менее 1600×1000/, обеспечивающим 24-битную глубину цвета [3 с.835], первый-третий выходы матрицы ПЗИ 3 подключены соответственно к входам предварительных усилителей 4, 5, 6. ФЭП содержит второй /левый/ объектив 7, расположенный на соответствующем расстоянии от объектива 2, в фокальной плоскости объектива 7 расположена фоточувствительная сторона второй матрицы ПЗИ 8, первый-третий выходы которой подключены к входам соответственно предварительных усилителей 9 /RЛ/, 10 /GЛ/, 11 /ВЛ/. Передающая сторона включает первый 12, второй 13, третий 14 АЦП видеосигнала R, G, B, четвертый 15, пятый 16 и шестой 17 АЦП видеосигнала RЛ, GЛ, BЛ, с первого 18 по шестой 23 кодеры, формирователь 24 кодов, генератор синусоидальных колебаний 25 и синтезатор 26 частот, первый 27 и второй 28 ключи, первый СРИ 29, формирующий коды строчных синхроимпульсов ССИ, второй СРИ 30, формирующий коды строчных синхроимпульсов ССИ, второй СРИ 30, формирующий коды синхроимпульсов стереопар СИС, первый АЦП 31 и второй АЦП 32 сигнала звука, на входы которых подаются звуковые сигналы 3в1, 3в2, и передатчик 33 радиосигналов, включающий последовательно соединенные усилитель 34 несущей частоты, амплитудный модулятор 35 и выходной усилитель 36. Амплитудный модулятор 35 содержит последовательно соединенные кольцевой модулятор, в котором подавляется несущая [4 стр.234], и полосовой фильтр, отфильтровывающий ненужную боковую частоту. АЦП видеосигнала 12-17 выполнены идентично и принимаются без изменений из прототипа [1 с.5, рис.5], АЦП 31, 32 сигнала звука принимаются без изменений из прототипа [1 с.5, рис.8] и преобразуют сигналы звука в 16-и разрядные коды, поступающие с дискретизацией 75 кГц с АЦП 31 на третий информационный вход блока 24 /фиг.1/, с АЦП 32 на четвертый информационный вход блока 24. Кодеры 18-23 идентичны, каждый включает /фиг.3/ последовательно соединенные регистр 37, схему 38 сравнения /компаратор/, счетчик 39 импульсов и дешифратор 40, последовательно соединенные блок 41 элементов задержек, блок 42 ключей и буферный накопитель 43 кодов кадра. Информационными входами являются поразрядно объединенные 1-8 входы регистра 37, первые входы 1-8 схемы 38 сравнения и входы блока 41 элементов задержек. Выходами являются 1-9 выходы буферного накопителя 43 кодов кадра, объем его составляет не менее 200×103 9-разрядных кодов. Управляющим входом является управляющий вход /5 МГц/ блока 43. Формирователь 24 кодов включает /фиг.5/ три канала. Первый и второй идентичны, выходы их объединены. Первый канал включает последовательно соединенные первый блок 44 элементов И, первые входы которого являются первым информационным входом и принимают коды R, G, B правого кадра стереопары, первый 45 и второй 46 элементы ИЛИ, первый выходной ключ 47 и первый СРИ 48, второй канал включает второй блок 49 элементов И, первые входы которого являются вторым информационным входом блока 24 и принимают коды RЛ, GЛ, ВЛ левого кадра стереопары, третий 50 и четвертый 51 элементы ИЛИ, второй выходной ключ 52 и второй СРИ 53. Третий канал включает третий блок 54 элементов И, первые входы которого являются третьим информационным входом и принимают коды звукового сигнала с АЦП 31, пятый элемент ИЛИ 55, выход которого подключен к второму входу второго элемента ИЛИ 46, и третий СРИ 56 включает четвертый блок 57 элементов И, первые входы которого являются четвертым информационным входом блока 24 и принимают коды звукового сигнала с АЦП 32, шестой элемент ИЛИ 58, выход которого подключен к второму входу четвертого элемента ИЛИ 51, и четвертый СРИ 59. Формирователь кодов 24 включает первый 60, второй 61 и третий 64 ключи и последовательно соединенные счетчик 62 импульсов и дешифратор 63. Блоки элементов И 44, 49, 54, 57 каждый включает по 27 элементов И, СРИ 48, 53, 56, 59 являются 27-разрядными самоходными распределителями импульсов. Пятым информационным входом является сигнальный вход ключа 64, шестым является третий вход четвертого элемента ИЛИ 51. Выходами блока 24 являются: первым - объединенные выходы выходных ключей 47, 52, вторым - третий выход дешифратора 63. Управляющими входами являются: первым - объединенные сигнальные входы первого 60 и второго 61 ключей и счетный вход счетчика 62 импульсов, вторым - сигнальные входы выходных ключей 47, 52, третьим - управляющий вход /Uo/ счетчика импульсов, четвертым - управляющий вход третьего ключа 64. Первый выход дешифратора 63 подключен к первому управляющему входу первого ключа 60, второй выход подключен к второму управляющему входу ключа 60 и к первому управляющему входу второго ключа 61, третий выход подключен к второму управляющему входу второго ключа 61 и является вторым выходом формирователя 24 кодов. Вторые входы элементов И блоков 44, 49, 54, 57 подключены к выходам соответственно СРИ 48, 53, 56, 59. Выход первого ключа 60 подключен к входам СРИ 48, 53, выход второго ключа 61 подключен к входам СРИ 56, 59. Приемная сторона включает /фиг.6/ антенну, блок 65 управления /выбора каналов/, один тракт приема и обработки кодов видеосигналов - параллельно правого и левого кадров стереопары, светодиодный плоскопанельный экран /СД-экран/, канал формирования управляющих сигналов и два канала воспроизведения звука. Тракт приема и обработки кодов видеосигналов производит параллельно прием и обработку кодов видеосигналов правого и левого кадров стереопары и включает последовательно соединенные блок 66 приема радиосигналов, усилитель 67 радиочастоты и двухполярный амплитудный детектор 68 и первый 69 и второй 70 формирователи импульсов, включает первый 71 и второй 72 приемные регистры, каждый из которых содержит по 27 разрядов, три идентичных канала сигналов R, G, В правого кадра стереопары, три вторых идентичных канала сигналов RЛ, GЛ, ВЛ левого кадра стереопары. Каналы правого кадра стереопары включают: канал сигнала R, последовательно соединенные регистр 73 сигнала R, декодер 74, блок 75 обработки кодов, накопитель 76 кодов кадра и формирователь 77 управляющих сигналов, канал сигнала G - регистра 78 сигнала G, декодер 79, блок 80 обработки кодов, накопитель 81 кодов кадра и формирователь 82 управляющих сигналов, канал сигнала В - регистр 83 сигнала В, декодер 84, блок 85 обработки кодов, накопитель 86 кодов кадра и формирователь 87 управляющих сигналов.The carrier frequency of the transmitter is taken f H = 135 MHz × 15 = 2025 MHz. The upper side frequency f B = 2025 MHz + 135 = 2160 MHz, the lower side modulating frequency f HH = 2025 MHz-135 MHz = 1890 MHz. The transmitting side includes / Fig. 1 /
Каналы левого кадра стереопары включают: канал сигнала RЛ, последовательно соединенные регистр 88 сигнала RЛ, декодер 89, блок 90 обработки кодов, накопитель 91 кодов кадра и формирователь 92 управляющих сигналов, канал сигнала GЛ - регистр 93 сигнала GЛ, декодер 94, блок 95 обработки кодов, накопитель 96 кодов кадра и формирователь 97 управляющих сигналов, канал сигнала ВЛ - регистр 98 сигнала ВЛ, декодер 99, блок 100 обработки кодов, накопитель 101 кодов кадра и формирователь 102 управляющих сигналов. Выходы формирователей 77, 82, 87, 92, 97, 102 управляющих сигналов подключены к соответствующим входам СД-экрана 103 с расположенным на его корпусе ИК-передатчиком 104. В состав приемной стороны входят ЗД-очки 105 с ИК-приемником 106 на их оправе, входное окно ИК-приемника 106 расположено при пользовании против выходного окна ИК-передатчика 104. Изображение с СД-экрана зрителем воспринимается объемным через ЗД-очки 105. При воспроизведении на экране правого и левого кадров стекла очков поочередно теряют прозрачность, каждый глаз видит свой кадр, что и дает стереоэффект. Стекла ЗД-очков выполнены по технологии ЖК-ячеек просветного типа, используемые как электронно-управляемые светофильтры /затворы/ [3 с.558, 559, 564, 565]. С приходом сигнала 25 Гц /UвыдI с первого выхода триггера 114/ в ИК-передатчик 104 он излучает ИК-импульс, принимаемый ИК-приемником 106, который выдает управляющий сигнал в ЖК-ячейки левого стекла, затемняя его на 20 мс, затем схема ИК-приемника выдает второй сигнал в ЖК-ячейки правого стекла, затемняя его на 20 мс, в результате каждый глаз видит свой кадр. В заявляемой системе включается и второй вариант: схема ИК-приемника соединительным кабелем подключается к первому выходу триггера 114, идет тот же процесс управления затемнением стекол ЗД-очков без участия ИК-передатчика 104. Порядок работы приемной стороны определяет канал формирования управляющих сигналов, включающий последовательно соединенные блок 107 выделения строчных синхроимпульсов /ССИ/, синтезатор 108 частот, первый ключ 109, счетчик 110 импульсов и дешифратор 111, блок 112 выделения синхроимпульсов стереопар /СИС/, второй ключ 113 и триггер 114. Приемная сторона включает идентичные первый 115 и второй 116 каналы воспроизведения звука, каждый из которых содержит регистры, цифроаналоговый преобразователь /ЦАП/ с фильтром НЧ, усилитель мощности и громкоговоритель.Channels left stereopair frame include signal channel R A connected in series register 88 a signal R L, the
СД-экран 103 представляет совокупность излучающих элементов по числу разрешения кадра 1,6×106 /1600×1000/, выполненных в соответствующем экранном материале. СД-экран включает экранный материал и матрицу из излучающих элементов по числу разрешения кадра. Каждый излучающий элемент включает три светодиодных ячейки /СД-ячейки/, каждая из которых излучает один из основных цветов R, G, B. СД-ячейка содержит /фиг.16/ светодиод 153 белого свечения и соответствующий цветной светофильтр 154 на излучающей стороне. Три СД-ячейки составляют излучающий элемент в матрице /фиг.17/, расположение СД-ячеек в матрице экрана на фиг.18. Уровень яркости излучения СД-ячейки воспринимается зрением пропорционально числу импульсов излучений, выполняемых светодиодами ячейки за период кадра /20 мс/, которых может быть от одного /78 мкс/ до 255 /20 мс/. Суммарное излучение трех основных цветов тремя светодиодами излучающего элемента формирует яркость и цветовой тон одного пиксела на экране. В качестве светодиодов могут применяться светодиоды с полимерными органическими молекулами - светодиоды технологии СДТ /или PLEД/ [8 с.43] или сверхяркие светодиоды белого свечения фирм “Nichia”, “Ledtronics” [9 с.47]. Светодиоды - как технологии СДТ, так и сверхъяркие исполняются в экранном материале методом микроэлектронной технологии. Размеры сверхъярких светодиодов допускаются диаметром до 0,5 мм /фиг.16/, размер одного излучающего элемента в этом случае 1×1 мм /фиг.17/, размер СД-экрана составит:
по горизонтали 1600×1 мм=1600 мм,horizontally 1600 × 1 mm = 1600 mm,
по вертикали 1000×1 мм=1000 мм,vertical 1000 × 1 mm = 1000 mm,
по диагонали 188 см или 74”.188 cm or 74 ”diagonal.
Декодеры 74, 79, 84, 89, 94, 99 идентичны, каждый включает /фиг.9/ последовательно соединенные первый 9-разрядный регистр 117, накопитель 118 кодов кадра емкостью 200000 9-разрядных кодов /200отсч×1000строк/, второй 9-разрядный регистр 119, первый блок 120 ключей из 8 ключей и третий 8-разрядный регистр 121, последовательно соединенные второй блок 122 ключей из восьми ключей, 8-разрядный вычитающий счетчик 123 импульсов и дешифратор 124, первый 125, второй 126, третий 127 и четвертый 128 ключи. Информационными входами декодера являются 1-9 входы первого регистра 117, выходом являются 1-8 выходы третьего регистра 121. Управляющими входами являются: первым - объединенные управляющий вход регистра 117 и сигнальный вход /5 МГц/ третьего ключа 127, вторым - объединенные сигнальные входы /20 МГц/ ключей 125, 126, 128. Выход девятого разряда второго регистра 119 параллельно подключен к первому управляющему входу второго ключа 126, к вторым управляющим входам третьего 127 и четвертого 128 ключей и первого 125 ключа и к второму управляющему входу первого блока 120 ключей, к первому управляющему входу второго блока ключей 122. Выход первого ключа 125 подключен к первому управляющему входу третьего регистра 121, второй управляющий вход которого подключен к выходу второго ключа 126, к которому подключен и счетный вход вычитающего счетчика 123 импульсов. Выход дешифратора 124 подключен параллельно к первому управляющему входу первого блока 120 ключей, к второму управляющему входу второго блока 122 ключей, к первым управляющим входам ключей 125, 127, 128 и к второму управляющему входу второго ключа 126. Выход третьего ключа 127 подключен к управляющему входу накопителя 118 кодов кадра, выход четвертого ключа 128 подключен к управляющему входу второго регистра 119. Блоки 75, 80, 85, 90, 95, 100 обработки кодов идентичны, каждый включает /фиг.10/ триггер 129, вход которого является управляющим входом /20 МГц/, первый 130 и второй 131 блоки ключей по 8 штук в каждом, первый 132, второй 133, третий 134, четвертый 135 регистры, сумматор 136, пятый 137 и шестой 138 регистры и 16 диодов. Информационными входами блока 75 являются поразрядно объединенные входы блоков 130, 131 ключей, на них в параллельном виде с декодера 74 поступают коды с частотой 20 МГц. Выходами являются поразрядно объединенные выходы 0-7 сумматора 136 и выходы 1-8 регистров 137, 138, которые выполняют хранение /задержку/ кодов на 50 нс. Частота выхода кодов с блока 75 40 МГц. Первый выход триггера 129 подключен к управляющим входам регистров 133, 134, 137 и к управляющему входу блока 130 ключей, второй выход триггера подключен к управляющим входам первого 132, четвертого 135, шестого 138 регистров и к управляющему входу второго блока 131 ключей. Вход триггера подключен к управляющему входу сумматора 136. Выходы первого блока 130 ключей подключены к 1-8 входам первого 132 и второго 133 регистров. Выходы второго блока 131 ключей подключены к 1-8 входам третьего 134, четвертого 135 регистров. Выходы первого регистра 132 подключены к входам пятого 137 регистра и через диоды к первым входам сумматора 136, к которым подключены и выходы второго 133 регистра. Выходы третьего 134 регистра подключены к входам шестого 138 регистра и через диоды - к вторым входам сумматора, к которым подключены и выходы четвертого регистра 135. Накопители 76, 81, 86, 91, 96, 101 кодов кадра идентичны, каждый включает /фиг.11/ блоки 139 регистров по числу строк в кадре /1000/. Информационным входом блока 76 /81/ являются поразрядно объединенные 1-8 входы блоков 1391-1000. Управляющими входами являются: первым - первый управляющий вход /25 Гц/ первого блока 1391 регистров, вторым - объединенные вторые управляющие входы Uвыд/25 кГц/ блоков 139 регистров, третьим - объединенные третьи управляющие входы Uд/40 МГц/ блоков 139 регистров. Каждый управляющий выход предыдущего блока регистров является первым управляющим входом каждого последующего блока 139 регистров. Управляющий выход последнего блока 1391000 регистров подключен параллельно к четвертым управляющим входам всех блоков 139 регистров. Выходами накопителя 76 кодов кадра являются выходы всех блоков 139 регистров. Блоки 139 регистров идентичны, каждый включает /фиг.12, 13/ первый 140 и второй 141 ключи, распределитель 142 импульсов и восемь регистров 1431-8, каждый из которых содержит по 1600 разрядов по числу отсчетов в строке. Информационными входами блока 139 регистров являются с первого по восьмой поразрядно объединенные третьи входы разрядов восьми регистров 143. Выходами являются параллельные выходы всех разрядов /1600/ восьми регистров 143, всего выходов 12800 /1600×8/. Выходы 1000 блоков 143 являются выходами накопителя 76 кодов кадра, этих выходов 12,8×106/12800×1000/. Управляющими входами являются: первым - первый управляющий вход /25 Гц/ первого ключа 140, вторым - сигнальный вход Uвыд/25 кГц второго ключа 141, третьим - сигнальный вход Uд/40 МГц/ первого ключа 140, четвертым - первый управляющий вход второго ключа 141. Последний выход распределителя 142 импульсов является управляющим выходом блока 139 регистров для следующего блока 1392 регистров и подключен к первому управляющему входу первого ключа 140 /фиг.12/. Выход первого ключа подключен к входу распределителя 142 импульсов, выходы которого последовательно, начиная с первого, подключены к первым /тактовым/ входам разрядов восьми регистров 143. Выход второго ключа 141 подключен параллельно к вторым входам разрядов восьми регистров 143 и к второму управляющему входу своего ключа 141, прошедший один импульс Uвыд закрывает ключ 141. Выходы накопителей кодов кадра /фиг.6/ подключены к информационным входам своих формирователей 77, 82, 87, 92, 97, 102 управляющих сигналов, назначение которых выполнять преобразования “код - число импульсов излучений” для получения соответствующей скважности излучений светодиодов за период кадра. Каждый из формирователей управляющих сигналов включает преобразователей по числу разрешения кадра 1600×1000=1,6×106. Формирователи управляющих сигналов идентичны, каждый включает /фиг.14/ блок 144 формирователей импульсов, содержащий идентичные схемы формирования импульсов по числу преобразователей /1,6×106/ и являющийся управляющим входом, подключен к соответствующему выходу триггера 114 /фиг.6/, и преобразователи “код - число импульсов излучений”, число которых по числу разрешения кадра. Каждый преобразователь включает /фиг.14/ последовательно соединенные дешифратор 145, входы которого являются информационными входами преобразователя, блок 146 ключей из 255 ключей и выходной ключ 147, включает СРИ 148 и источник 149 питания для одного светодиода в СД-экране. Выходы дешифратора 145 подключены к первым соответствующим управляющим входам блока 146 ключей, выходы которых объединены и подключены к управляющему входу Uoт выходного ключа 147, сигнальный вход которого подключен к выходу источника 149 питания. СРИ 148 подключен к соответствующему выходу в блоке 144 и имеет 255 разрядов, выходы которых подключены к сигнальным входам соответствующих ключей в блоке 146 ключей /вход 2/. Информационными входами блока 77 /82, 87/ являются информационные входы всех преобразователей “код - число импульсов излучений”, выходы выходных ключей 147 являются выходами блока 77 /82, 87/, которые подключены к соответствующим входам СД-экрана 103. Исходное состояние выходных ключей 147 и ключей в блоках 146 закрытое. С поступлением на управляющий вход формирователя 77 управляющих сигналов импульса с соответствующего выхода триггера 114 схемы формирователей импульсов блока 144 выдают параллельно импульсы UП соответствующей амплитуды и длительности и запускают в работу все СРИ 148. Длительность работы СРИ 148, прохождение импульса от первого разряда до последнего 255 разряда составляет 20 мс /50 Гц/. Коды со всех накопителей кодов кадра 76, 81, 86, 91, 96, 101 параллельно и синхронно выдаются в дешифраторы 145 формирователей управляющих сигналов 77, 82, 87, 92, 97, 102. Выходные сигналы с дешифраторов 145 /фиг.14/ соответственно значениям кодов открывают соответствующие ключи в блоках 146. С приходом на вход блока 144 управляющего сигнала на входы всех СРИ 148 поступают импульсы UП, запускающие в работу СРИ 148. На выходах 255 разрядов последовательно через 78 мкс появляется импульс, поступающий на сигнальный вход своего ключа в блоке 146, который, пройдя открытый ключ блока 146, открывает выходной ключ 147, и этот же импульс закрывает пройденный ключ, поступая с его выхода на второй управляющий вход ключа, как и в ключе 141 блока 139 /фиг.12/. Таким образом, все ключи блока 146 после срабатывания всех 255 разрядов СРИ 148 переходят в закрытое исходное состояние.
Каждый импульс Uoт с блока 146 открывает выходной ключ на длительность в 78 мкс:
, где 20 мс /20000 мкс/ длительность кадра, 255 - разрешение 8-разрядного кода, число выходных сигналов с СРИ 148. Соответственно величине кода светодиод за период кадра запитывается по 78 мкс столько раз, сколько было открыто ключей в блоке 146 ключей /фиг.14/, чем больше величина кода, тем больше число импульсов излучений произвел светодиод за период кадра 20 мс. Пример распределения импульсов излучений в периоде кадра соответственно величине кода в таблице 1.Each pulse U from block 146 opens the output key for a duration of 78 μs: , where 20 ms / 20000 μs / frame duration, 255 is the resolution of the 8-bit code, the number of output signals from the SRI is 148. Accordingly, the LED code for the frame period is powered by 78 μs as many times as the keys were opened in the
0 - отсутствие излучения,0 - no radiation,
1, 2, 3, 4…255 - номера следования излучений в периоде кадра. Следование импульсов излучений в периоде кадра через равные интервалы времени соответствует естественному восприятию зрением человека изображения по достоверности в цветопередачи и по яркости. Инерционность срабатывания светодиодов должна быть до 1 мкс.1, 2, 3, 4 ... 255 - the sequence numbers of emissions in the frame period. Following radiation pulses in the frame period at equal time intervals corresponds to the natural perception of the human vision of the image in terms of reliability in color reproduction and brightness. The inertia of the operation of the LEDs should be up to 1 μs.
В блоках 76, 81, 86 сосредотачиваются коды сигналов R, G, B правого кадра стереопары, в блоках 91, 96, 101 сосредотачиваются коды сигналов RЛ, GЛ, BЛ левого кадра стереопары.In blocks 76, 81, 86, the codes of signals R, G, B of the right frame of the stereo pair are concentrated, in
Импульс СИС 25 Гц с блока 112 открывает ключ 113, который пропускает импульсы 50 Гц частоты кадров, первый импульс, проходящий ключ, является импульсом правого кадра стереопары. С выхода ключа 113 импульсы 50 Гц поступают на вход ИК-передатчика 104 и на вход триггера 114. По окончании заполнения в накопителях 76, 81, 86, 91, 96, 101 кодов кадра всех регистров 139 /фиг.11/ коды правого кадра стереопары R, G, B и коды левого кадра стереопары RЛ, GЛ, BЛ параллельно и синхронно выдаются в формирователи 77, 82, 87, 92, 97, 102 управляющих сигналов. Преобразование в них кодов в число импульсов излучений идет параллельно. Сигнал с первого выхода триггера 114 Uвыд1 поступает на управляющий вход блоков 77, 82, 87, схемы формирования импульсов UП блока 144 /фиг.14/ запускают в работу СРИ 148, импульсы с выходов разрядов которого последовательно через открытые ключи в блоке 146 поступают на управляющий вход Uoт выходного ключа 147. Каждый импульс открывает выходной ключ 147 на длительность импульса Uoт /78 мкс/, а источник 149 питания запитывает на 78 мкс свой светодиод в СД-экране. За период 20 мс правого кадра каждый светодиод выдает столько импульсов излучений, сколько ключей в блоке 146 было открыто с дешифратора 145. В это время в ЗД-очках затемнено левое стекло и зритель видит правым глазом правый кадр. Через 20 мс сигнал Uвыд2 со второго выхода триггера 114 поступает на управляющие входы блоков 92, 97, 102, в них с блока 144 сигналами UП запускаются СРИ 148, следуют те же процессы, что и в блоках 77, 82, 87, и зритель через открытое левое стекло ЗД-очков левым глазом видит левый кадр стереопары.The
Далее процессы повторяются.Next, the processes are repeated.
Блок 107 выделения ССИ и блок 112 выделения синхроимпульсов стереопар СИС идентичны, каждый включает /фиг.15/ 5-и разрядный счетчик 150 импульсов, дешифратор 151, элемент НЕ 152 и два диода. Информационным входом блока 107 /112/ является счетный вход счетчика 150 импульсов, управляющим входом является управляющий вход Uo счетчика 150 импульсов, который через первый диод подключается к выходу соответствующего формирователя /69, 70/ импульсов, фиг.6. В блоке 107 информационный вход подключен к выходу формирователя 69 импульсов, управляющий вход подключен к выходу формирователя 70 импульсов. В блоке 112 информационный вход подключен к выходу блока 70, управляющий вход через диод подключен к выходу блока 70. Выходом блока 107 является выход дешифратора 151, который через второй диод подключен к выходу элемента НЕ 152, и вместе они подключены к управляющему входу счетчика 150 импульсов после первого диода. Код ССИ является 27-и разрядным кодом из одних единиц. Код СИС также является 27-и разрядным кодом из одних единиц. Код ССИ поступает на счетный вход блока 107, в этот момент импульсов с блока 70 нет, код СИС поступает на счетный вход блока 112, в этот момент импульсов кода с блока 69 нет /фиг.2/.The
Работа блоков 107 /112/ фиг.15.The operation of
С поступлением кода ССИ на счетный вход счетчика 150 импульсов он ведет счет 27 импульсов подряд, в счетчике формируется код 11011. В результате на выходах 1, 2, 4, 5 разрядов счетчика 150 появляются сигналы, они дешифруются дешифратором 151, на выходе блока 107 появляется импульс ССИ /25 кГц/. При поступлении импульсов кода ССИ с блока 70 импульсы никакого кода не поступают на второй вход блока 107. Начиная со второго кода строки, с блока 70 пойдут коды на управляющий вход счетчика 150, и с приходом каждого импульса, кода счетчик 150 обнуляется и не сможет достигнуть счета 27. Параллельно и на счетный вход счетчика 150 идут коды строки, и по каждому нулю в коде элемент НЕ 152 выдает импульс на управляющий вход счетчика и обнуляет его. В дополнение с выхода дешифратора 151 сигнал ССИ через второй диод поступает на управляющий вход счетчика 150 и обнуляет его. Таким образом, схема блока 107 /112/ исключает появление на выходе ложного сигнала ССИ /СИС/.With the receipt of the SSI code at the counting input of the counter of 150 pulses, it counts 27 pulses in a row, the code 11011 is generated in the counter. As a result, the
Блок 112 работает аналогично.
ФЭП 1 первой матрицей ПЗИ 3 формирует три аналоговых видеосигнала правого кадра и параллельно второй матрицей ПЗИ 8 формирует три аналоговых видеосигнала левого кадра. На каждый из трех слоев матриц ПЗИ с ключа 27 поступают импульсы 25 кГц частоты строк для считывания сигналов пикселов по вертикали, входы 1 матриц. На вторые входы матриц с ключа 28 поступают импульсы 20 МГц для считывания сигналов пикселов по горизонтали [3 с.832]. Аналоговые сигналы с матриц поступают в предварительные усилители 4-6, 9-11, с выходов которых поступают в АЦП соответственно 12-14 и 15-17, с выходов которых 8-и разрядные коды цветовых сигналов с дискретизацией 20 МГц поступают на входы кодеров 18-20 правого кадра, на входы кодеров 21-23 левого кадра. Синхронизация считывания сигналов с матриц ПЗИ выполняется открытием ключей 27, 28 передним фронтом импульса 25 Гц на длительность кадра 40 мс. Синтезатор 26 частот выдает: с первого выхода импульсы 20 МГц дискретизации кодов в АЦП 12-17, со второго выхода импульсы 5 МГц Uвыд с кодеров 18-23 и на первые управляющие входы формирователя 24 кодов, АЦП 31, 32, с третьего - импульсы 75 кГц дискретизации кодов сигнала звука на вторые управляющие входы АЦП 31, 32, с четвертого - тактовые импульсы 135 МГц на второй управляющий вход блока 24, с пятого - импульсы 25 кГц частоты строк на сигнальный вход ключа 27, с шестого - импульсы 25 Гц частоты стереопар, с седьмого выхода - синусоидальные колебания несущей частоты 2025 МГц со стабильностью 10-7 в передатчик 33 радиосигналов.
АЦП преобразуют аналоговые видеосигналы в 8-разрядные коды, которые в параллельном виде поступают на 1-8 входы кодеров 18-23.The ADCs convert the analog video signals into 8-bit codes, which in parallel are fed to 1-8 inputs of encoders 18-23.
Работа кодеров, фиг.3.The work of the encoders, Fig.3.
Коды поступают на 1-8 входы регистра 37, на первые входы схемы 38 сравнения и на входы блока 41 элементов задержек. Исходное состояние ключей в блоке 42 открытое. Код в блоке 41 задерживается на время срабатывания схемы сравнения /18 нс/ и поступает через открытые ключи блока 42 на 1-8 входы буферного накопителя 43 кодов кадра емкостью 200×103 9-разрядных кодов. Схема 38 сравнения выполняет сравнение по величине каждого предыдущего и последующего кодов с целью выявления их равенства или неравенства. При следовании неравных кодов они проходят через блок 41, открытые ключи блока 42 и поступают на 1-8 входы буферного накопителя 43 кодов. Выдача кодов из блока 43 выполняется сигналом Uвыд 5 МГц с выхода 2 блока 26. Поступление кодов в блок 43 при следовании неравных кодов идет с частотой 20 МГц. В общем потоке кодов имеется большое число равных по величине кодов, следующих последовательно. За счет равных кодов, следующих последовательно, кодер и выполняет сжатие потока кодов. Коэффициент сжатия, плавающий от 1 до 255, общий коэффициент сжатия потока кодов кадра принимается равным 4, поэтому частота выдачи с блока 43 принимается 5 МГц
При коэффициенте сжатия выше 4 частота 5 МГц выдачи будет тем более удовлетворять. Схема 38 сравнения выполняет сравнение кодов и представляется двумя микросхемами 53ОСП1 с временем срабатывания 18 нс [5 с.279]. При неравенстве кодов А>B появляется сигнал на выходе 2 блока 38 /в микросхеме выход 5 [5 с.272, рис.2.190]/, при равенстве кодов А=В сигнал с выхода 1 /в микросхеме вых.7/. При равенстве кодов сигнал с выхода 1 блока 38 закрывает ключи в блоке 42, поступает счетным импульсом в счетчик 39 импульсов и как сигнал Uвыд на первый управляющий вход регистра 37. Счетчик 39 8-разрядный, максимальный код в нем 255 /11111111/, отсюда и максимальный коэффициент сжатия 255. Счетчик из микросхем К531ИЕ160 с временем срабатывания 8 нс [5 с.428]. При появлении неравных кодов со схемы 38 следует сигнал с выхода 2 или 3 /А<B/, которые объединены, сигнал с них используется для выдачи кода числа равных кодов из счетчика 39 импульсов через диоды на входы блока 43 и для заполнения в блоке 43 девятого разряда, с которого сигнал используется для опознания по нему кода числа равных кодов при декодировании. Этот же сигнал открывает ключи в блоке 42 /вход 1/ и обнуляет регистр 37 /вход 2/. Выданный перед этим с блока 43 код является первым кодом последовательности, диаграмма I фиг.4, они помечены крестиками. Коды, равные по величине и подсчитанные счетчиком 39, исключаются из потока, диаграмма III фиг.4, за счет их и идет сжатие потока кадра. Емкость буферного накопителя 43 составляет 200×103 9-разрядных кодов для обеспечения темпа следования кодов с частотой 5 МГц. При следовании подряд кодов, равных по величине более 255, в работу вступает дешифратор 40. При коде 11111111 дешифратор 40 выдает сигнал, который одновременно открывает ключи в блоке 42, обнуляет регистр 37, сигналом Uвыд выдает код из счетчика 39 /вход 1/ и обнуляет счетчик 39 /вход 2/, а в 9-й разряд блока 43 поступает сигнал опознания кода числа равных кодов. Пропускная способность кодера определяется временем срабатывания схемы 38 сравнения, которая обеспечивает до 40 Мбайт/с и удовлетворяет требуемой 20 Мбайт/с. С выходом кодеров 18, 19, 20 9-разрядные коды в параллельном виде поступают на первый информационный вход формирователя 24 кодов /фиг.5/. С выходов кодеров 21, 22, 23 9-разрядные коды поступают на второй информационный вход формирователя 24 кодов. Первым кодом в первой строке кадра идет 27-разрядный код СИС, начиная со второй строки, первым кодом в каждой строке идет код ССИ. В сжатом потоке кодов со 2-го по 197 идут коды цветовых сигналов /фиг.2/, три кода 3в1 и три кода 3в2. Последовательно идущие три 9-разрядных кода R, G, B составляют 27-разрядный суммарный код правого кадра стереопары, три 9-разрядных кода RЛ, GЛ, ВЛ составляют 27-разрядный код левого кадра стереопары. На выходе блока 24 единицы в суммарном коде правого кадра стереопары представляются положительными полусинусоидами моночастоты 135 МГц, а единицы в суммарном коде левого кадра стереопары представляются отрицательными полусинусоидами той же частоты.Codes are received at 1-8 inputs of theРабота формирователя 24 кодов, фиг.5.The operation of the shaper 24 codes, Fig.5.
Временные диаграммы работы блока 24 на фиг.19. Блок 24 преобразует параллельные коды в последовательные и заменяет в них представление единиц с импульсов на положительные и отрицательные полусинусоиды. На первый информационный вход в блок 44 поступают 9-разрядные коды правого кадра цветовых сигналов R, G, B, на второй информационный вход в блок 49 поступают 9-разрядные коды левого кадра RЛ, GЛ, ВЛ. На третий информационный вход в блок 54 поступают 16-разрядные коды сигнала звука 3в1 с АЦП 31, на четвертый в блок 57 поступают 16-разрядные коды сигнала звука 3в2 с АЦП 32, на пятый поступают 27-разрядные коды ССИ с СРИ 29 и на шестой поступают 27-разрядные коды СИС с СРИ 30. На вторые входы блоков 44, 49, 54, 57 поступают последовательно по 27 импульсов с СРИ соответственно 48, 53, 56, 59. Сигнал запуска UП СРИ 48, 53 приходит с ключа 60, сигнал запуска UП СРИ 56, 59 приходит с ключа 61.Timing diagrams of the operation of
С выходов блоков 44, 49 импульсы кодов последовательно через элементы ИЛИ 45, 46 и 50, 51 поступают на управляющие входы выходных ключей 47 и 52 и открывают их на время своей длительности 7,4 нс
. Выходной ключ 47 в открытом состоянии пропускает одну положительную полусинусоиду на выход, выходной ключ 52 в открытом состоянии пропускает на выход одну отрицательную полусинусоиду.From the outputs of
Выходы выходных ключей объединены и являются первым выходом блока 24, выходной сигнал с которого представляет собой полные или неполные синусоиды моночастоты 135 МГц со стабильностью 10-7. Очередность следования кодов в строке определяется счетчиком 62 импульсов и дешифратором 63. Счетчик 62 8-разрядный ведет счет импульсов строки 5 МГц с первого по 200-й. При коде 00000001 импульс с первого выхода дешифратора 63 открывает ключ 60, который пропускает импульсы 5 МГц, идет формирование кодов строки со второго по 197. С приходом на вход счетчика 62 197-го импульса сигнал со второго выхода дешифратора 63 закрывает ключ 60 и открывает ключ 61, при этом формируются по три кода звука. С приходом в счетчик 62 200-го импульса строки с третьего выхода дешифратора 63 импульс закрывает ключ 61 и как сигнал UП запускает СРИ 29, выдающий последовательный 27-разрядный код ССИ на сигнальный вход третьего ключа 64, в открытом состоянии пропускающий код ССИ на третий вход элемента ИЛИ 46. С приходом импульса 25 Гц UП на вход СРИ 30 он передним фронтом закрывает ключ 64 на время своей длительности и запускает СРИ 30, который выдает последовательный 27-разрядный код СИС на третий вход элемента ИЛИ 51, с окончанием длительности импульса UЗ /200 нс/ ключ 64 открывается. Длительность импульса UЗ определяется длительностью кода СИС, 27 разрядов составляют 200 нс. Когда идут коды ССИ, не идет код СИС и, наоборот.The outputs of the output keys are combined and are the first output of
Амплитудный модулятор 35 передатчика 33 состоит из последовательно соединенных кольцевого модулятора и полосового фильтра [4, с.234]. В кольцевом модуляторе подавляется несущая частота, полосовой фильтр отфильтровывает нижнюю боковую сторону, фиг.7. Верхняя боковая модулированная частота 2160 МГц с информацией кодов стереопар блоком 35 выдается в выходной усилитель 36 и излучается им в эфир. При принятой стабильности частоты несущей в 10-7 занимаемая полоса в эфире составляет ±216 Гц или 432 Гц, для передачи такой полосы нужна много меньшая мощность передатчика, чем при передаче сигнала полосой в несколько МГц. Радиосигналы на приемной стороне принимаются блоком 66 /фиг.6/, являющегося селектором каналов с электронной настройкой. Блок 66 включает входную цепь, усилитель радиочастоты и смеситель. Радиочастотный сигнал через петлю связи поступает на смеситель, на второй вход которого с синтезатора 108 частот /вход 3 блока 66/ подается частота, равная частоте передатчика 33, необходимая для детектирования однополосного сигнала [6, с.146]. Сигнал со смесителя, являющийся выходным сигналом блока 66, поступает на вход усилителя 67 радиочастоты, где усиливается до необходимой величины и поступает на вход двухполярного амплитудного детектора 68, выполненного по схеме по фиг.8. Диод Д1 выделяет положительную огибающую модулирующего сигнала /фиг.19, диаграмма 9/. Диод Д2 из модулирующей выделяет огибающие положительных полусинусоид - символы единиц кодов правого кадра R, G, B стереопары. Диод Д3 из модулирующей выделяет огибающие отрицательных полусинусоид - символы единиц кодов левого кадра RЛ, GЛ, BЛ стереопары. С первого выхода блока 68 продетектированные положительные полусинусоиды частоты 135 МГц поступают на вход первого формирователя 69 импульсов, со второго выхода блока 68 продетектированные отрицательные полусинусоиды частоты 135 МГц поступают на вход второго формирователя 70 импульсов. Формирователя 69, 70 импульсов выполнены со схеме несимметричного триггера с эмиттерной связью [7, с.209], формирующей прямоугольные импульсы из гармонически изменяющихся сигналов. Импульсы имеют одну полярность и длительность, равную длительности импульсов на передающей стороне. Единицы в кодах представляются импульсами, нули их отсутствием. При включении питания ключ 109 в закрытом состоянии. Порядок работы приемной стороны определяется сигналами канала формирования управляющих сигналов, задающая роль принадлежит блоку 107 выделения ССИ. При каждом приходе на вход блока 107 кода из 27 единиц /при отсутствии импульсов с блока 70/ на выходе блока 107 появляется строчный синхроимпульс ССИ, поступающий на первый вход синтезатора 108 частоты и открывающий ключ 109. По сигналам ССИ выполняется синхронизация /подстройка/ частоты в блоке 108, собственная частота которого имеет стабильность 10-6. Вторые входы блока 108 подключены к второй группе выходов блока 65 /выбора каналов/, сигнал с которого определяет частоту, выдаваемую с блока 108 на третий вход блока 66. Синтезатор 108 частот выдает: с первого выхода импульсы 5 МГц, со второго выхода тактовые импульсы 135 МГц, с третьего - импульсы 75 кГц дискретизации сигналов звука, с четвертого - импульсы дискретизации кодов 20 МГц, с пятого - синусоидальные колебания несущей частоты, с шестого - импульсы 50 Гц частоты кадров, с седьмого - импульсы двойной частоты дискретизации кодов видеосигналов 40 МГц. С формирователя 69 импульсов коды правого кадра стереопары поступают на информационный вход первого приемного регистра 71, с второго формирователя 70 импульсов коды левого кадра стереопары поступают на информационный вход второго приемного регистра 72. Приемные регистры 71, 72 каждый включает по 27 разрядов для приема суммарных кодов стереопар из 9-и разрядных трех кодов сигналов соответственно R, G, B правого кадра и RЛ, GЛ, BЛ левого кадра стереопары. С приемного регистра 71 сигналы Uвыд 5 МГц выдают коды в регистры 73, 78, 83, с приемного регистра 72 в регистры 88, 93, 98. С выходов этих регистров коды выдаются с частотой 5 МГц в свои декодеры, соответственно 74, 79, 84, 89, 94, 99.The amplitude modulator 35 of the transmitter 33 consists of a series-connected ring modulator and a band-pass filter [4, p.234]. In the ring modulator, the carrier frequency is suppressed, the band-pass filter filters the lower side, Fig.7. The upper side modulated frequency of 2160 MHz with the information of the stereo pair codes by block 35 is provided to the output amplifier 36 and is radiated by it. With the adopted carrier frequency stability of 10 -7, the occupied band on the air is ± 216 Hz or 432 Hz, to transmit such a band, much less transmitter power is needed than when transmitting a signal with a band of several MHz. The radio signals at the receiving side are received by the
Работа декодеров, фиг.9.The operation of the decoders, Fig.9.
Коды в параллельном виде поступают в первый регистр 117, с которого выдаются в накопитель 118 кодов кадра, который емкостью 200·103 9-и разрядных кодов. Из накопителя 118 коды выдаются сигналами 5 МГц с ключа 127. При закрытом ключе 127 накопитель 118 сосредотачивает коды в себе. Исходное состояние ключей в блоке 120 открытое, в блоке 122 закрытое, ключей 125, 127, 128 открытое, ключа 126 закрытое. В 1-8 разряды второго регистра 119 поступает 1-8 информационные разряды кодов, а при наличии в 9-м разряде сигнала опознания кода числа равных кодов он поступает в 9-й разряд регистра 119. С регистра 119 код выдается сигналом с ключа 128 уже с частотой 20 МГц. Пока в регистр 119 поступают коды без сигнала опознания в 9-м разряде, они поступают через открытые ключи в блоке 120 в третий регистр 121, а с него выдаются сигналом UвыдI с ключа 125 на выход декодера. Сигнал UвыдI при выдаче кода и обнуляет разряды регистра 121. При поступлении в регистр 119 кода с сигналом опознания в 9-ом разряде сигнал с девятого разряда регистра 119 закрывает ключи в блоке 120 /вход 2/, закрывает ключи 125, 127, 128, открывает ключ 126 и ключи в блоке 122. Выдача кодов с регистра 119 прерывается, а накопитель 118 кодов производит накопление кодов кадра, так как в него продолжают поступать коды. Код числа равных кодов через открытые ключи в блоке 122 поступает в вычитающий счетчик 123 импульсов, на счетный вход которого с ключа 126 поступают импульсы 20 МГц. Импульс с ключа 126 поступает и как сигнал Uвыд2 на второй управляющий вход регистра 121 и выдает содержащийся в нем код, но при этом не обнуляет его. Поэтому пока идет работа счетчика 123 на вычитание из регистра 121 выдается один и тот же код, эти коды были изъяты при сжатии потока в кодере на передающей стороне. С выхода регистра 121 идет восстановленный на 100% поток кодов. С регистра 121 идут только 8-разрядные коды с дискретизацией 20 МГц в блок 75. По окончании вычитания в счетчике 123 в дешифратор 124 поступает код из нулей, с выхода дешифратора 124 сигнал одновременно закрывает ключи в блоке 122, закрывает ключ 126, открывает ключи в блоке 120 /вход 1/ и ключи 125, 127, 128. С накопителя 118 опять выдаются коды в регистр 119, с него через открытые ключи блока 120 в регистр 121 и процессы повторяются. Пропускная способность декодера определяется временем срабатывания 10,5 нс счетчика 123, который из микросхем 100ИЕ137 [5 с.428] плюс время срабатывания дешифратора 124 6 нс /микросхема 100ИД161/ [5 с.433]. Скорость восстановления потока кодов до 50 Мбайт/с. Восстановленный поток кодов с частотой 20 МГц и числом отсчетов в строке 800 /200×4/ поступает на вход блока 75 /80, 85/ обработки кодов для удвоения их /800×2/. Удвоение отсчетов выполняется получением промежуточных /средних/ кодов между каждым прошедшим и следующим за ним кодом. Блоки выполняют сложение кодов и деление кода суммы на два, причем деление выполняется без временных затрат отбрасыванием младшего разряда в коде суммы, как при делении десятичного числа на десять. Отбрасывание младшего разряда в коде суммы выполняется соответствующим подключением выходов 0-7 сумматора 136 /фиг.10/ и выходов 1-8 регистров 137, 138:Codes in parallel form enter the
Разряд 0 означает перенос в старший разряд при сумме кодов в сумматоре. Удвоение отсчетов в строке сокращает следование кодов в два раза, равный 25 нс
, т.е. 40 МГц. Процесс сложения в сумматоре 136 длится 25 нс. Сумматор выполняется из микросхем К555ИМ6 [5 с.258]. После включения питания в регистрах 132-135 нули.С приходом первого импульса 20 МГц в триггер 129 /фиг.10/ с его первого выхода сигнал UвыдI одновременно: выдает “код 0” с регистра 133 на первые входы сумматора 136, из регистра 134 выдает “код 0” в регистр 138 и через диоды на вторые входы сумматора 136, сигналы выдачи обнуляют регистры 132-135, открывает ключи в блоке 130 на время прохода следующего кода через ключи, регистры 132, 133 заполняются кодом “код 1”. В сумматоре идет сложение “код 0 + код 0”. По окончании сложения код суммы из сумматора идет на выход блока 75, при этом делится на 2. Код №1
. Регистры 137, 138 выполняют хранение кодов 50 нс, причем первая половина хранения 25 нс приходится на время процесса сложения кодов в сумматоре 136. С приходом второго импульса 20 МГц в триггер 129 он же обнуляет сумматор, а сигнал со второго выхода триггера Uвыд2 одновременно: выдает из регистра 138 на выход блока 75 код №2 “код 0”, с регистра 132 “код 1” в регистр 137 и через диоды в сумматор 136, с регистра 135 “код 0” в сумматор, открывает ключи в блоке 131 и регистры 134, 135 заполняются кодом “код 2”. В сумматоре идет сложение “код 0+ код 1”, затем код суммы идет на выход с делением на 2: Код №3 . С приходом третьего импульса в триггер 129 он обнуляет сумматор 136, а сигнал Uвыд3 с первого выхода триггера одновременно: выдает с регистра 137 код №4 “код 1” на выход блока, из регистра 133 “код 1” в сумматор, из регистра 134 “код 2” в регистр 138 и через диоды в сумматор, открывает ключи в блоке 130 и регистры 132, 133 заполняются кодом “код 3”. В сумматоре идет сложение “код 1+код 2”, затем код суммы идет на выход с делением на 2: код №5 . С приходом четвертого импульса в триггер 129 он обнуляет сумматор, а сигнал Uвыд4 со второго выхода триггера одновременно: выдает с регистра 138 код №6 “код 2” на выход, из регистра 132 “код 3” в регистр 137 и через диоды в сумматор 136, из регистра 135 “код 2” в сумматор, открывает ключи в блоке 131 и регистры 134, 135 выполняются кодом “код 4”. В сумматоре 136 идет сложение “код 2+ код 3”, код суммы с делением его на 2 идет на выход: код №7 .With the arrival of the first 20 MHz pulse to trigger 129 (Fig. 10/) from its first output, the signal U issI simultaneously: provides a “С приходом пятого импульса в триггер он обнуляет сумматор 136, а сигнал Uвыд5 с первого выхода триггера одновременно: выдает код №8 “код 3” из регистра 137 на выход блока, из регистра 133 “код 3” в сумматор, из регистра 134 “код 4” в регистр 138 и через диоды в сумматор, открывает ключи в блоке 130, регистры 132, 133 заполняются “кодом 5”, в сумматоре идет сложение “код 3 + код 4”, код суммы с делением на 2 идет на выход: код №9
. С приходом шестого и следующих импульсов в триггер 129 процессы повторяются. Выходы 0-7 сумматора 136 и выходы 1-8 регистров 137, 138 поразрядно объединены и являются выходами блока 75 /80, 85, 90, 95, 100/. Коды стереопар параллельно и с частотой 40 МГц поступают на информационные входы накопителей 76, 81, 86, 91, 96, 101 кодов кадра.With the arrival of the fifth pulse in the trigger, it resets theРабота накопителей кодов кадра, фиг.11, 12.The operation of the drive codes of the frame, 11, 12.
Сигналы кодов в блоке 76 поступают на третьи входы разрядов восьми регистров 143 /фиг.12/. Заполнение регистров строки начинается с открытием сигналом 25 Гц первого ключа 140 в первом блоке 1391 регистров /фиг.11/. Ключ 140 пропускает импульсы Uд 40 МГц на вход распределителя 142 импульсов, тактовые импульсы с которого последовательно поступают на первые /тактовые/ входы разрядов параллельно восьми регистрам 143. По заполнению регистров 143 с последнего выхода /1600/ блока 142 сигнал UЗ закрывает ключ 140 и в качестве управляющего выходного сигнала открывает ключ 140 в следующем блоке 1392 регистров, регистры 143 которого заполняются кодами второй строки. За период кадра 40 мс последовательно заполняются кодами регистры 143 всех блоков 1391-1000 регистров. С блока 1391000 выходной управляющий сигнал поступает параллельно на четвертые управляющие входы всех блоков 139 /фиг.11/ и открывает в них вторые ключи 141 /фиг.12/, которые пропускают по одному сигналу Uвыд, который синхронно выдает из всех блоков 139 регистров коды кадра в формирователь 77 управляющих сигналов /фиг.6/. Каждый накопитель кодов кадра имеет выходов 12,8×106 /1600×8×1000/, которые подключены к стольким же входам в блоке 77 /82, 87, 92, 97, 102/, каждый из которых имеет в своем составе 1,6×106 преобразователей “код - число импульсов излучений”. Выходы шести формирователей управляющих сигналов 4,8×106 /3×1,6×106/ подключены к стольким же входам в СД-экране 103. Современные технологии изготовления микросхем позволяют накопители кодов кадра и соответствующие им формирователи управляющих сигналов выполнить попарно в одной микросхеме, в ввиду большого числа соединений между ними и СД-экраном исполнить эти микросхемы на тыльной стороне СД-экрана в единой с ним конструкции.The code signals in
Работа системыSystem operation
ФЭП формирует двумя матрицами ПЗИ аналоговые видеосигналы стереопар, которые АЦП 4-6, 9-11 преобразуются с частотой 20 МГц в 8-и разрядные коды, поступающие в соответствующие кодеры 18-23 /фиг.1/. Кодеры выполняют сжатие кадровых потоков цветовых сигналов с коэффициентом сжатия 4. Формирователь 24 кодов из сжатых потоков кодов формирует один поток кодов, в которых единицы кодов правого кадра стереопары представляются положительными полусинусоидами, единицы кодов левого кадра стереопары представляются отрицательными полусинусоидами. Информация кодов стереопар передается передатчиком 33 верхней боковой несущей частоты. Приемная сторона принимает радиосигналы одним трактом приема и обработки кодов /фиг.6/, производит детектирование, выделяет строчные синхроимпульсы и синхроимпульсы стереопар, представление единиц в кодах возвращается к импульсам. Декодеры восстанавливают потоки кодов на 100%, блоки обработки кодов удваивают число отсчетов в строках с 800 до 1600. Накопители кодов кадра за период кадра сосредотачивают все коды правого и левого кадров. По окончании периода 40 мс кадра коды правого и левого кадров. По окончании периода 40 мс кадра коды правого кадра поступают в блоки 77, 82, 87, коды левого кадра поступают в блоки 92, 97, 102, которые преобразуют коды цветовых сигналов в число импульсов излучений светодиодов за период кадра. На СД-экране 103 воспроизводится видеорежим 1600×1000. В системе отсутствует и строчная, и кадровая развертки. Два канала воспроизводят стереозвук. Технические характеристики в таблице 2. Объемное изображение зритель получает с использованием ЗД-очков и ИК-передатчика 104, расположенного на корпусе СД-экрана, или подключением схемы ИК-приемника к первому выходу триггера 114 /фиг.6/.FEP generates two analog FZI matrices of analog stereo signals, which the ADCs 4-6, 9-11 are converted at a frequency of 20 MHz into 8-bit codes, which enter the corresponding encoders 18-23 / 1 /. Encoders perform compression of the color signal frame streams with a compression ratio of 4. A
Итогом заявляемой системы является сокращение энергоемкости ее в три раза против прототипа и значительным уменьшением числа светодиодов в СД-экране.The result of the claimed system is to reduce its energy intensity by three times against the prototype and a significant reduction in the number of LEDs in the SD screen.
Использованные источникиUsed sources
1. Патент №2316142 С1, кл. H04N 15/00, бюл.3 от 27.01.08 г., прототип.1. Patent No. 2316142 C1, cl.
2. Мураховский В.И. Устройство компьютера. М, 2003, с.552.2. Murakhovsky V.I. Computer device. M, 2003, p. 522.
3. Колесников О.В, Шишигин И.В. Аппаратные средства РС. 5-е изд, СПб, 2004, с.832-835.3. Kolesnikov O.V., Shishigin I.V. PC hardware. 5th ed., St. Petersburg, 2004, p. 832-835.
4. Радиопередающие устройства. М.С.Шумилин и др. М., 1981, с.234-235.4. Radio transmitting devices. M.S. Shumilin et al. M., 1981, p. 234-235.
5. Цифровые интегральные микросхемы. Справочник, Минск, 1991, с.258, 272, 279, 428, 433.5. Digital integrated circuits. Handbook, Minsk, 1991, p. 258, 272, 279, 428, 433.
6. Радиосвязь, вещание и телевидение. Под ред. А.Д.Фортушенко, М., 1981, с.146.6. Radio communications, broadcasting and television. Ed. A.D. Fortushenko, M., 1981, p. 146.
7. Баркан В.Ф, Жданов В.К. Усилительная и импульсная техника. М., 1981, с.209.7. Barkan V.F., Zhdanov V.K. Amplification and impulse technology. M., 1981, p. 209.
8. “Домашний компьютер”. №12, 2006, с.43.8. “Home computer”. No. 12, 2006, p. 43.
9. “Радио”. №9, 2004, с.47.9. “Radio”. No. 9, 2004, p. 47.
Claims (1)
BЛ, каждый из которых содержит последовательно соединенные регистр сигнала RЛ, GЛ, BЛ, декодер, блок обработки кодов, накопитель кодов кадра и формирователь управляющих сигналов, в первые три канала правого кадра стереопары сигналов R, G, В, в каждый введены декодер, входы которого подключены к выходам регистра своего канала, а выходы декодера подключены к входам блока обработки кодов, и формирователь управляющих сигналов, входы которого подключены к выходам накопителя кодов кадра своего канала, информационный вход первого приемного регистра подключен к выходу первого формирователя импульсов, информационный вход второго приемного регистра подключен к выходу второго формирователя импульсов, первые управляющие входы приемных регистров объединены и подключены к первому выходу синтезатора частот, вторые их управляющие входы объединены и подключены к второму выходу синтезатора частот, 1-9, 10-18, 19-27 выходы разрядов первого приемного регистра подключены к входам 1-9 соответственно регистров сигнала R, G, В, выходы 1-9, 10-18, 19-27 разрядов второго приемного регистра подключены к входам 1-9 соответственно регистров сигнала RЛ, GЛ, BЛ /левого кадра стереопары/, первые управляющие входы всех декодеров объединены и подключены к первому выходу синтезатора частот, вторые управляющие входы всех декодеров объединены и подключены к четвертому выходу синтезатора частот, к которому подключены и управляющие входы всех блоков обработки кодов, одноименные управляющие 1-3 входы накопителей кодов кадра объединены и подключены к выходам соответственно блока выделения СИС, блока выделения ССИ и к седьмому выходу синтезатора частот, соответствующие выходы формирователей управляющих сигналов каналов сигналов правого кадра стереопары R, G, В, и каналов сигналов левого кадра стереопары RЛ, GЛ, BЛ объединены и подключены к соответствующим входам СД-экрана, который содержит соответствующий экранный материал и изготовленную в нем матрицу из излучающих элементов по числу разрешения кадра /1600×1000/, каждый излучающий элемент включает три светодиодных ячейки /СД-ячейки/, которая содержит светодиод белого свечения и соответствующий цветной светофильтр на излучающей стороне, управляющий вход каждого светодиода подключен к соответствующему выходу соответствующего формирователя управляющих сигналов, в канал формирования управляющих сигналов введен второй ключ и триггер, сигнальный вход второго ключа подключен к шестому выходу /50 Гц/ синтезатора частот, а выход его подключен к входу ИК-передатчика и к входу триггера, управляющий вход второго ключа подключен к выходу блока выделения СИС, первый выход триггера подключен к управляющим входам формирователей управляющих сигналов в трех каналах сигналов R, G, B правого кадра стереопары и ко входу схемы ИК-приемника на оправе ЗД-очков, второй выход триггера подключен к управляющим входам формирователей управляющих сигналов трех каналов сигналов RЛ, GЛ, BЛ левого кадра стереопары, информационный вход первого канала воспроизведения звука подключен к выходу первого формирователя импульсов, информационный вход второго канала воспроизведения звука подключен к выходу второго формирователя импульсов, декодеры идентичны, каждый включает последовательно соединенные первый регистр, накопитель кодов кадра, второй регистр, первый блок ключей и третий регистр, последовательно соединенные второй блок ключей, вычитающий счетчик импульсов и дешифратор, с первого по четвертый ключи, информационным входом декодера являются 1-9 входы разрядов первого регистра, выходом являются 1-8 выходы третьего регистра, первым управляющим входом являются объединенные первый управляющий вход первого регистра и сигнальный вход третьего ключа, вторым управляющим входом являются объединенные сигнальные входы первого, второго и четвертого ключей, выход первого ключа подключен к управляющему входу третьего регистра, второй управляющий вход которого и счетный вход вычитающего счетчика импульсов подключены к выходу второго ключа, выход третьего ключа подключен к управляющему входу накопителя кодов кадра, выход четвертого ключа подключен к управляющему входу второго регистра, выход девятого разряда которого подключен параллельно к вторым управляющим входам первого, третьего и четвертого ключей, к первому управляющему входу второго ключа, к второму управляющему входу первого блока ключей и к первому управляющему входу второго блока ключей, выход дешифратора параллельно подключен к первому управляющему входу первого блока ключей, к второму управляющему входу второго блока ключей, к первым управляющим входам первого, третьего, четвертого ключей и к второму управляющему входу второго ключа, в каждый блок обработки кодов введены первый и второй блоки ключей, 1-8 входы которых поразрядно объединены и являются информационными входами блока, объединенные поразрядно входы первого и второго регистров подключены к выходам первого блока ключей, объединенные поразрядно входы третьего и четвертого регистров подключены к выходам второго блока ключей, управляющий вход первого блока ключей подключен к первому выходу триггера, управляющий вход второго блока ключей подключен к второму выходу триггера, 1-8 выходы пятого и шестого регистров и 0-7 выходы сумматора поразрядно объединены и являются 1-8 выходами блока обработки кодов, формирователи управляющих сигналов идентичны, каждый включает блок формирования импульсов, вход которого является управляющим входом формирователя управляющих сигналов, и преобразователи "код - число импульсов излучений" по числу разрешения кадра, каждый из преобразователей "код - число импульсов излучений" содержит последовательно соединенные дешифратор, 1-8 входы которого являются входами преобразователя, блок ключей из 255 ключей и выходной ключ, самоходный распределитель импульсов /СРИ/ из соответствующего числа разрядов, выходы которых подключены к сигнальным входам соответствующих ключей в блоке ключей, и источник питания, выход которого подключен к сигнальному входу выходного ключа, выходы дешифратора подключены к первым управляющим входам соответствующих ключей в блоке ключей, выходы которых объединены, объединенный выход подключен к управляющему входу выходного ключа, выход которого является выходом преобразователя, блок формирования импульсов включает схемы формирования импульсов по числу преобразователей "код - число импульсов излучений", выход каждой схемы формирования импульсов подключен к входу СРИ своего преобразователя, информационными входами формирователя управляющих сигналов являются входы дешифраторов всех преобразователей, выходами являются выходы выходных ключей всех преобразователей "код - число импульсов излучений", блок выделения ССИ и блок выделения СИС идентичны, каждый включает счетчик импульсов, дешифратор, элемент НЕ и два диода, информационным входом является счетный вход счетчика импульсов, к которому подключен и вход элемента НЕ, управляющим входом являются объединенные управляющий вход счетчика импульсов и выход элемента НЕ, которые через первый диод подключены к выходу соответствующего формирователя импульсов приемной стороны, соответствующие выходы разрядов счетчика импульсов подключены к соответствующим входам дешифратора, выход которого является выходом блока и через второй диод подключен к управляющему входу счетчика импульсов и к выходу элемента НЕ, информационный вход блока подключен к выходу соответствующего формирователя импульсов приемной стороны. A stereo television system comprising a transmitting side including a photoelectric converter / photomultiplier, first, second, third analog-to-digital video signal converters, first and second analog-to-digital converters / ADC / sound signal, to the information inputs of which sound signals are connected in series with a sinusoidal generator oscillations and a frequency synthesizer, code generator, first and second self-propelled pulse distributors / SRI /, first and second keys, and a radio signal transmitter containing one a channel including a carrier frequency amplifier connected in series, the input of which is connected to the corresponding output of the frequency synthesizer, an amplitude modulator, the second input of which is connected to the first output of the code generator, and the output amplifier, the first output of the frequency synthesizer is connected to the control inputs of the first to third ADCs of the video signal, the second the output is connected to the corresponding input of the code generator and to the first control inputs of the first and second ADCs of the sound signal, the second inputs of which are combined and connected to the third output of the frequency synthesizer, the fourth output of which is connected to the corresponding input of the code generator, the fifth output of the frequency synthesizer is connected to the third control inputs of the first and second ADCs of the sound signal, the second output of the code generator is connected to the input of the first SRI, the outputs of which are combined and connected to the corresponding information input code generator, the outputs of the second SRI are combined and connected to the corresponding information input of the code generator, to the corresponding information input of which the output of the first ADC signal is connected, the photoelectric converter contains the first / right / and second / left / lenses and first to sixth pre-amplifiers whose outputs are the outputs of the photoelectric converter, the code generator includes three channels, the first and second channels are identical, their outputs are combined, the first channel includes serially connected the first block of AND elements, the first and second OR elements and the first output key, and the first SRI, the second channel includes serially connected the second block of AND elements, the third and fourth OR elements, and the second output key, and the second SRI, the second inputs of the AND element blocks are connected to the SRI outputs of their channel, the outputs of the output keys are combined and are the first output of the code generator, the third channel includes the third and fourth blocks of AND elements, the fifth and sixth OR elements, the output of the fifth element OR connected to the second input of the second OR element in the first channel, the output of the sixth OR element connected to the second input of the fourth OR element in the second channel, and the third and fourth SRI, the outputs of which are connected to the second inputs, respectively the third and fourth blocks of AND elements, includes the first and second keys, and a pulse counter and a decoder connected in series, the first output of which is connected to the first control input of the first key, the second output is connected to the second control input of the first key and to the first control input of the second key, the third the decoder output is the second output of the code generator and is connected to the input of the first SRI of the transmitting side, the output of the first key is connected to the inputs of the first and second SRI in the first and second channels, w output The key is connected to the inputs of the third and fourth SRI of the third channel, the third input of the fourth OR element is the corresponding information input of the code generator, the control inputs of which are: one combined signal inputs of the output keys and a counting input of the pulse counter, the other - the combined signal inputs of the output keys, as follows - the control input of the pulse counter, comprising a receiving side including an antenna, a control unit, a path for receiving and processing video signal codes, the inputs of which are are connected to the antenna, an LED flat-panel screen / LED screen / on the upper part of which there is an IR transmitter, including ZD glasses with an IR receiver on their frame, two sound reproduction channels and a channel for generating control signals, a path for receiving and processing video signal codes contains a series-connected unit for receiving radio signals, the first input of which is connected to the antenna, the second group of inputs is connected to the first group of outputs of the control unit, a radio frequency amplifier and a bipolar amplitude detector, the second and second pulse shapers connected to the first and second outputs of the bipolar amplitude detector, respectively, and the first three channels: a signal channel R containing a signal register R, a code processing unit and a frame code storage, a signal channel G containing a signal register G, a block code processing and frame code storage, signal channel B, containing signal register B, code processing unit and frame code storage, control signal generation channel includes series-connected lowercase sync block pulses / SSI /, frequency synthesizer, first key, pulse counter and decoder, and stereo pair clock extraction unit / SIS /, the first input of the SSI selection block is connected to the output of the first pulse shaper, the first input of the SIS selection block is connected to the output of the second pulse shaper, output the SSI allocation block is connected to the first input of the frequency synthesizer and to the first control input of the first key, the second group of inputs of the frequency synthesizer is connected to the second group of outputs of the control unit, the first output of the frequency synthesizer It is connected to the signal input of the first key and to the control inputs of the signal registers R, G, B, the second output is connected to the control / clock / inputs in the first and second channels of sound reproduction, the third output of the frequency synthesizer is connected to the corresponding control inputs, the fourth output of which connected to the control inputs of the code processing units, the fifth output of the frequency synthesizer is connected to the third input of the radio signal receiving unit, the seventh output is connected in parallel to the third control inputs of the frame code storage devices channels R, G, B, the first output of the decoder is connected to the corresponding control inputs in the first and second channels of sound reproduction, the second output of the decoder is connected to the control input of the pulse counter, to the second control input of the first key and to the corresponding control inputs in the first and second playback channels sound, the information inputs of which are connected to the outputs of the corresponding pulse shapers, the code processing units are identical, each includes a trigger, the input of which is the control input OK, from the first to the sixth registers, the adder and sixteen diodes, the adder control input is connected to the trigger input, the information inputs of the first and second registers are bitwise integrated, the information inputs of the third and fourth registers are bitwise integrated, the first trigger output is connected to the control inputs of the second, third and fifth register, the second trigger output is connected to the control inputs of the first, fourth and sixth registers, the outputs of the first register are connected to the inputs of the fifth register and through diodes to the first inputs I will give the adder to which the outputs of the second register are connected, the outputs of the third register are connected to the inputs of the sixth register and through the diodes to the second inputs of the adder, to which the outputs of the fourth register are connected, the outputs of the fifth and sixth register are bitwise combined, the drive codes of the frame are identical, each includes the corresponding number of register blocks, the information input of each drive of frame codes are bitwise combined 1-8 inputs of register blocks, the first control input of the drive of code codes is the second control input of the first block of registers, the second control input is the combined second control inputs of the register blocks, the third is the combined third control inputs of the register blocks, the first control inputs of the drive codes are combined, the second control inputs are combined, the third control inputs are connected and connected to the seventh output frequency synthesizer, each control output of the previous block of registers is the first control input of the next block of registers, the control output of the last about the register block is connected in parallel to the fourth control inputs of all register blocks, the outputs of each drive code frames are the parallel outputs of all register blocks, the register blocks are identical, each includes the first and second keys, the pulse distributor and eight registers, 1-8 information inputs of the register block bitwise combined third inputs of bits of eight registers, the outputs of all bits of eight registers are parallel outputs of the block of registers, the first control input is the first control input of the first key, the second is the signal input of the second key, the third is the signal input of the first key, the fourth is the first control input of the second key connected to the control output of the last block of registers, the output of the first key is connected to the input of the pulse distributor, the outputs of which are sequentially, starting from from the first, connected to the first control / clock / bit inputs in parallel to eight registers, the last output connected to the second control input of the first key and is the control output of the unit As registers, the output of the second key is connected in parallel to the second control inputs of all the bits of the eight registers and to the second control input of the second key, characterized in that on the transmitting side the first FDI mattress is introduced into the photomultiplier, the photosensitive side of which is located in the focal plane of the first / right / lens , the second FDI matrix, the photosensitive side of which is located in the focal plane of the second / left / lens, the first inputs of both FDI matrices are combined and connected to the output of the first key, the second the passages of the FDI matrices are combined and connected to the output of the second key, the first and third outputs of the first FDI matrix are connected to the inputs of the first and third preamplifiers, the first and third outputs of the second FDI matrix are connected to the inputs of the fourth and sixth preamps, the control inputs of the first and second keys and the input of the second SRI of the transmitting side are combined and connected to the sixth output of the frequency synthesizer, the fifth output / 25 kHz / of which is connected to the signal input of the first key and to the third control To the input of the code generator, the signal input of the second key is connected to the first output of the frequency synthesizer, the fourth, fifth, sixth ADCs of the video signal identical to 1-3 ADCs of the video signal are input on the transmitting side, and from the first to sixth encoders, the information inputs of the first-third ADCs of the video signal are connected to the outputs of the first to third pre-amplifiers in the photomultiplier tubes, the information inputs of the fourth to sixth ADCs of the video signal are connected to the outputs of the fourth to sixth pre-amplifiers photomultiplier tubes, which control the inputs The fourth to sixth ADCs of the video signal are combined and connected to the control inputs of the first to third ADCs of the video signal, the control inputs of the first to sixth encoders and the first control input of the code generator are combined and connected to the second output / 5 MHz / frequency synthesizer, to the fourth output / 135 MHz / which the second control input of the code generator is connected to, the outputs of the first and third encoders are connected to the first information input of which the outputs of the fourth and sixth encoders are connected to the second information input of code encoder, the information inputs of 1-6 encoders are connected to outputs 1-6 of the ADC of the video signal, the output of the first ADC of the sound signal is connected to the third information input of the code generator, the fourth information input of which is connected to the output of the second ADC of the sound signal, the output of the first SRI of the transmitting side is connected to the fifth information input of the code generator, to the sixth information input of which the second SRI of the transmitting side is connected, the first and sixth encoders are identical, each contains sequentially with united register, comparison circuit, pulse counter and decoder, series-connected block of delay elements, key block and buffer storage of frame codes, information inputs of the encoder are bitwise integrated 1-8 register inputs, the first inputs of the comparison circuit and 1-8 inputs of the block of delay elements, the outputs are 1–9 outputs of the buffer accumulator of frame codes, the control input of which is the control input of the encoder, the first output of the comparison circuit is connected to the first control input of the register, to the counting input of the count a pulse sensor and to the second control input of the key block, the second and third outputs of the comparison circuit are combined, the combined output is connected to the second control input of the register, to the first control input of the key block, to the first input of the pulse counter and to the ninth input of the buffer code storage frame, 1- 8 outputs of the pulse counter are connected to the inputs of the decoder and through diodes to 1-8 inputs of the buffer storage of frame codes, the output of the decoder is connected to the second control input of the pulse counter, and through the diode to the first control at the input of the key block, in the code generator, the first to fourth information inputs are the first inputs of the AND elements of the first, second, third and fourth blocks of AND elements, and, to the 1-27th inputs of the first block of AND elements, the outputs of the first - third encoders are connected, 1-27 inputs of the second block of elements And the outputs of the fourth to sixth encoders are connected, the outputs of the first ADC of the sound signal are connected to the inputs of the third block of elements, the outputs of the second ADC of the sound signal are connected to the inputs of the fourth block of elements, to the shaper the third key is input, the output of which is connected to the third input of the second OR element, the signal input of the third key is the fifth information input of the code generator, the sixth information input of which is the third input of the fourth OR element, the third decoder output is connected to the second control input of the second key, the signal inputs of the first , of the second keys and the counting input of the pulse counter combined with them are the first control input of the code generator, the combined signal inputs of the first and second the output keys are the second control input, the control input of the pulse counter is the third control input and the control input of the third key is the fourth control input of the code generator, the first and second receive registers are introduced on the receiving side, each of which contains twenty seven bits, the second three are identical channels of the left frame of stereo pair of R signals L , G L ,
B L , each of which contains in series connected signal register R L , G L , B L , a decoder, a code processing unit, a frame code accumulator, and a control signal generator, in the first three channels of the right frame of the stereo pair of R, G, B signals, a decoder is inserted into each, the inputs of which are connected to the outputs of its channel register, and the outputs of the decoder are connected to the inputs of the block processing of codes, and a driver of control signals, the inputs of which are connected to the outputs of the drive code codes of the frame of its channel, the information input of the first receiving register is connected to the output of the first pulse generator, the information input of the second The receiver register is connected to the output of the second pulse shaper, the first control inputs of the receiving registers are combined and connected to the first output of the frequency synthesizer, their second control inputs are combined and connected to the second output of the frequency synthesizer, 1-9, 10-18, 19-27 bit outputs of the first the receiving register is connected to the inputs 1-9, respectively, of the signal registers R, G, B, the outputs 1-9, 10-18, 19-27 bits of the second receiving register are connected to the inputs 1-9, respectively, of the signal registers R L , G L , B L / left frame of the stereo pair /, the first control inputs of all decoders are combined and connected to the first output of the frequency synthesizer, the second control inputs of all decoders are combined and connected to the fourth output of the frequency synthesizer, to which the control inputs of all code processing blocks are connected, the same control 1-3 the inputs of the drive codes of the frame are combined and connected to the outputs of the SIS allocation block, the SSI allocation block, and to the seventh output of the frequency synthesizer, respectively, the corresponding outputs of the drivers x signals of channels of signals of the right frame of the stereo pair R, G, B, and channels of signals of the left frame of the stereo pair R L , G L , B L combined and connected to the corresponding inputs of the LED screen, which contains the corresponding screen material and the matrix made of emitting elements in it according to the frame resolution number / 1600 × 1000 /, each radiating element includes three LED cells / LED cells /, which contains a white LED luminescence and the corresponding color filter on the radiating side, the control input of each LED is connected to the corresponding output of the corresponding driver of control signals, in the channel the second key and the trigger are entered, the signal input of the second key is connected to the sixth output / 50 Hz / of the frequency synthesizer, and its output is connected to the input of the IR transmitter and to the trigger input, the control input of the second key is connected to the output of the SIS selection block, the first output of the trigger connected to the control inputs of the drivers of control signals in three channels of signals R, G, B of the right frame of the stereo pair and to the input of the IR receiver circuit on the rim of the ZD glasses, the second output of the trigger is connected to the control inputs of the drivers of the control signals of three signal channels R L , G L , B L the left frame of the stereo pair, the information input of the first sound reproducing channel is connected to the output of the first pulse shaper, the information input of the second sound reproducing channel is connected to the output of the second pulse shaper, the decoders are identical, each includes series-connected first register, frame code storage, second register, first key block and a third register, sequentially connected to the second block of keys, subtracting the pulse counter and decoder, from the first to fourth keys, information the decoder moves are 1–9 inputs of bits of the first register, the outputs are 1–8 outputs of the third register, the first control input is the combined first control input of the first register and the signal input of the third key, the second control input is the combined signal inputs of the first, second and fourth keys, the output of the first key is connected to the control input of the third register, the second control input of which and the counting input of the subtracting pulse counter are connected to the output of the second key, the output of the third key It is connected to the control input of the frame code storage device, the fourth key output is connected to the second input control input, the ninth digit of which is connected in parallel to the second control inputs of the first, third and fourth keys, to the first control input of the second key, to the second control input of the first block of keys and to the first control input of the second block of keys, the output of the decoder is connected in parallel to the first control input of the first block of keys, to the second control input of the second block of keys, to The first control inputs of the first, third, fourth keys and the second control input of the second key, the first and second key blocks are inserted into each code processing block, 1-8 inputs of which are bitwise combined and are information inputs of the block, bitwise combined inputs of the first and second registers are connected to the outputs of the first block of keys, the bitwise combined inputs of the third and fourth registers are connected to the outputs of the second block of keys, the control input of the first block of keys is connected to the first output of the trigger, The input of the second block of keys is connected to the second output of the trigger, 1-8 outputs of the fifth and sixth registers and 0-7 outputs of the adder are bitwise combined and are 1-8 outputs of the code processing unit, the control signal conditioners are identical, each includes a pulse generation unit, the input of which is the control input of the driver of control signals, and the code-to-number of radiation pulses converters according to the frame resolution number, each of the code-to-number radiation pulses converters contains a series connection a decoder, 1-8 inputs of which are inputs of the converter, a key block of 255 keys and an output key, a self-propelled pulse distributor / SRI / from the corresponding number of bits, the outputs of which are connected to the signal inputs of the corresponding keys in the key block, and a power source, the output of which connected to the signal input of the output key, the decoder outputs are connected to the first control inputs of the corresponding keys in the key block, the outputs of which are combined, the combined output is connected to the control input of the output to If the output is the output of the converter, the pulse forming unit includes pulse forming circuits according to the number of “code - number of radiation pulses” converters, the output of each pulse forming circuit is connected to the SRI input of its converter, the information inputs of the control signal generator are the inputs of the decoders of all converters, the outputs are the outputs of the output keys of all converters "code - the number of pulses of radiation", the block allocation SSI and block allocation SIS identical, each It includes a pulse counter, a decoder, a NOT element and two diodes, the information input is a counting input of a pulse counter, to which the input of the element NOT is connected, the control input is the combined control input of the pulse counter and the output of the element NOT, which are connected through the first diode to the output of the corresponding driver pulses of the receiving side, the corresponding outputs of the bits of the pulse counter are connected to the corresponding inputs of the decoder, the output of which is the output of the unit and is connected through the second diode to the control input of the pulse counter and to the output of the element NOT, the information input of the block is connected to the output of the corresponding pulse shaper of the receiving side.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2008106387/09A RU2369041C1 (en) | 2008-02-18 | 2008-02-18 | Stereo-television system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2008106387/09A RU2369041C1 (en) | 2008-02-18 | 2008-02-18 | Stereo-television system |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2369041C1 true RU2369041C1 (en) | 2009-09-27 |
Family
ID=41169725
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2008106387/09A RU2369041C1 (en) | 2008-02-18 | 2008-02-18 | Stereo-television system |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2369041C1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2473182C1 (en) * | 2012-04-02 | 2013-01-20 | Борис Иванович Волков | Device for three-dimensional colour display of audio stereo signals |
RU2533635C1 (en) * | 2013-10-15 | 2014-11-20 | Борис Иванович Волков | Stereotelevision system |
-
2008
- 2008-02-18 RU RU2008106387/09A patent/RU2369041C1/en active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2473182C1 (en) * | 2012-04-02 | 2013-01-20 | Борис Иванович Волков | Device for three-dimensional colour display of audio stereo signals |
RU2533635C1 (en) * | 2013-10-15 | 2014-11-20 | Борис Иванович Волков | Stereotelevision system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2410846C1 (en) | Universal television system | |
RU2369041C1 (en) | Stereo-television system | |
RU2356179C1 (en) | System of stereotelevision | |
RU2334369C1 (en) | Stereoscopic television system | |
RU2384010C1 (en) | Stereo television system | |
RU2462828C1 (en) | Stereoscopic television system | |
RU2375841C1 (en) | Stereotelevision system | |
RU2477578C1 (en) | Universal television system | |
RU2420025C1 (en) | System of stereophonic television | |
RU2413387C1 (en) | Double-channel television system | |
RU2384012C1 (en) | Stereo television system | |
RU2358411C1 (en) | Television system | |
RU2481726C1 (en) | Universal television system | |
RU2358412C1 (en) | Video camera | |
RU2368097C1 (en) | Television system | |
RU2334370C1 (en) | Stereoscopic television system | |
RU2483466C1 (en) | Universal television system | |
RU2448433C1 (en) | Stereoscopic television system | |
RU2310996C1 (en) | Stereo television system | |
RU2326508C1 (en) | Stereo television system | |
RU2477008C1 (en) | Video camera | |
RU2292127C1 (en) | Digital stereo television system | |
RU2214693C2 (en) | Digital high-definition tv system | |
RU2351094C1 (en) | Stereotelevision system | |
RU2339183C1 (en) | Television system |