RU2260251C1 - Data coding/decoding device - Google Patents
Data coding/decoding device Download PDFInfo
- Publication number
- RU2260251C1 RU2260251C1 RU2004110777/09A RU2004110777A RU2260251C1 RU 2260251 C1 RU2260251 C1 RU 2260251C1 RU 2004110777/09 A RU2004110777/09 A RU 2004110777/09A RU 2004110777 A RU2004110777 A RU 2004110777A RU 2260251 C1 RU2260251 C1 RU 2260251C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- data
- output
- shift register
- exclusive
- Prior art date
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
Предлагаемое изобретение относится к электронным схемам общего назначения, в частности к схемам кодирования, декодирования и преобразования данных при их передаче между удаленными друг от друга абонентами.The present invention relates to general purpose electronic circuits, in particular to encoding, decoding and data conversion schemes for data transmission between remote from each other subscribers.
Известно устройство [1] для кодирования-декодирования данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит первый и второй элементы Исключающее ИЛИ, первый усилитель и первый сдвиговый регистр, входы второго элемента Исключающее ИЛИ подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ, вход последовательных данных первого сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом первого усилителя, вход синхронизации первого сдвигового регистра является входом синхронизации устройства, второй вход первого элемента Исключающее ИЛИ является входом данных устройства, выход первого усилителя подключен к линии связи, блок приема данных содержит генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго сдвигового регистра и является выходом синхронизации устройства, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ, выход которого является выходом данных устройства, а второй вход соединен с входом последовательных данных второго сдвигового регистра и с выходом второго усилителя.A device [1] is known for encoding / decoding data, comprising a data transmission unit and a data reception unit connected to opposite sides of the communication line, the data transmission unit contains the first and second exclusive-OR elements, the first amplifier and the first shift register, the inputs of the second exclusive-OR element to the outputs of the first shift register, and the output to the first input of the first XOR element, the input of the serial data of the first shift register is connected to the output of the first XI element LI and with the input of the first amplifier, the synchronization input of the first shift register is the synchronization input of the device, the second input of the first element Exclusive OR is the data input of the device, the output of the first amplifier is connected to the communication line, the data reception unit contains a phase-locked oscillator, the second shift register, the third and fourth elements Exclusive OR and the second amplifier, the input of which is connected to the communication line, and the output to the input of the generator with phase-locked loop, the output of which is connected with the synchronization input of the second shift register and is the synchronization output of the device, the outputs of the second shift register are connected to the inputs of the third exclusive-OR element, the output of which is connected to the first input of the fourth exclusive-OR element, the output of which is the device data output, and the second input is connected to the serial data input second shift register and with the output of the second amplifier.
В устройстве [1] блоки передачи и приема данных выполняют, соответственно, функции скремблера и дескремблера. Входные данные преобразуются скремблером к виду, при котором их можно рассматривать как псевдослучайные. Дескремблер выполняет обратное преобразование, т.е. восстанавливает исходные данные. Скремблирование данных позволяет заменить длинные последовательности нулей псевдослучайными битами, что исключает возможность потери синхронизации между блоками приема и передачи данных. Кроме того, разравнивается энергетический спектр передаваемого сигнала, что способствует уменьшению уровня перекрестных помех, наводимых на соседние витые пары проводов кабеля линии связи.In the device [1], the data transmission and reception units perform, respectively, the functions of a scrambler and descrambler. The input data is converted by a scrambler to a form in which they can be considered as pseudo-random. The descrambler performs the inverse transform, i.e. restores the original data. Scrambling data allows you to replace long sequences of zeros with pseudo-random bits, which eliminates the possibility of loss of synchronization between blocks of data reception and transmission. In addition, the energy spectrum of the transmitted signal is leveled, which helps to reduce the level of crosstalk induced on neighboring twisted pairs of wires of the communication line cable.
Недостатком устройства [1] является размножение ошибок, которые могут возникнуть при передаче сигнала по линии связи. Так, одиночная ошибка преобразуется в троекратную, так как ошибочный бит сначала непосредственно передается на выход данных устройства, а затем, продвигаясь по второму сдвиговому регистру, еще два раза искажает выходные данные.The disadvantage of the device [1] is the propagation of errors that may occur when transmitting a signal over a communication line. So, a single error is converted into a triple, since the error bit is first directly transmitted to the output of the device data, and then, moving along the second shift register, it distortes the output data two more times.
Известно устройство [2] для кодирования-декодирования данных, содержащее подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации устройства, второй вход первого элемента Исключающее ИЛИ является входом данных устройства, выход первого усилителя подключен к линии связи, блок приема данных содержит генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации устройства, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ.A device [2] for encoding / decoding data, comprising a data transmission unit and a data receiving unit connected to opposite sides of the communication line, the data transmission unit comprises a pseudo-random sequence of bits, a first exclusive OR element, and a first amplifier, a pseudo-random sequence of bits contains a first shift the register and the second exclusive-OR element, the inputs of which are connected to the outputs of the first shift register, and the output to the first input of the first exclusive-element e OR and to the serial data input of the first shift register, the synchronization input of which is the device synchronization input, the second input of the first element Exclusive OR is the device data input, the output of the first amplifier is connected to the communication line, the data reception unit contains a phase-locked oscillator, the second shift register, the third and fourth elements Exclusive OR and the second amplifier, the input of which is connected to the communication line, and the output to the input of the generator with phase-locked loop, output otorrhea is the output of the synchronization device outputs the second shift register are connected to inputs of a third exclusive-OR element whose output is connected to the first input of the fourth exclusive-OR element.
В устройстве [2] сдвиговый регистр блока приема данных (дескремблера) логически изолирован от линии связи, поэтому не происходит размножения ошибок, поступающих из линии связи. Однако для поддержания синхронной работы сдвиговых регистров скремблера и дескремблера (в случае нарушения синхронизации устройства или при начальном включении его приемной части) необходимо периодически прерывать передачу полезных данных и передавать по линии связи служебные информационные кадры, содержащие достаточно длинные цепочки синхронизирующих битов. Это уменьшает эффективную скорость передачи данных по линии, усложняет протокол обмена и требует значительного времени ожидания дескремблером служебного кадра в случае потери синхронизации. В течение этого времени передача данных невозможна.In the device [2], the shift register of the data receiving unit (descrambler) is logically isolated from the communication line, so there is no multiplication of errors coming from the communication line. However, in order to maintain synchronous operation of the shift registers of the scrambler and descrambler (in the event of a synchronization failure of the device or when the receiver part is turned on for the first time), it is necessary to periodically interrupt the transmission of useful data and transmit service information frames containing sufficiently long chains of synchronizing bits over the communication line. This reduces the effective data transfer rate on the line, complicates the exchange protocol and requires a considerable time for the descrambler to wait for the service frame in case of loss of synchronization. During this time, data transfer is not possible.
Цель изобретения - повышение скорости передачи данных через устройство и уменьшение потерь данных при восстановлении потерянной синхронизации.The purpose of the invention is to increase the speed of data transmission through the device and reduce data loss when restoring lost synchronization.
Цель достигается тем, что в устройстве для передачи данных, содержащем подключенные к противоположным сторонам линии связи блок передачи данных и блок приема данных, блок передачи данных содержит генератор псевдослучайной последовательности битов, первый элемент Исключающее ИЛИ и первый усилитель, генератор псевдослучайной последовательности битов содержит первый сдвиговый регистр и второй элемент Исключающее ИЛИ, входы которого подключены к выходам первого сдвигового регистра, а выход - к первому входу первого элемента Исключающее ИЛИ и к входу последовательных данных первого сдвигового регистра, вход синхронизации которого является входом синхронизации устройства, второй вход первого элемента Исключающее ИЛИ является входом данных устройства, выход первого усилителя подключен к линии связи, блок приема данных содержит генератор с фазовой автоподстройкой частоты, второй сдвиговый регистр, третий и четвертый элементы Исключающее ИЛИ и второй усилитель, вход которого подключен к линии связи, а выход - к входу генератора с фазовой автоподстройкой частоты, выход которого является выходом синхронизации устройства, выходы второго сдвигового регистра соединены с входами третьего элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого элемента Исключающее ИЛИ, блок передачи данных дополнительно содержит третий сдвиговый регистр, первый дешифратор, первый триггер и первый инвертор, выход которого подключен к входу синхронизации первого триггера, вход первого инвертора соединен с входами синхронизации первого и третьего сдвиговых регистров, управляющий вход первого сдвигового регистра соединен с первым выходом первого дешифратора, вход последовательных данных третьего сдвигового регистра соединен с выходом первого элемента Исключающее ИЛИ и с входом данных первого триггера, выход которого соединен с входом первого усилителя, входы параллельных данных первого сдвигового регистра соединены с остальными выходами первого дешифратора, группа входов которого поразрядно соединена с группой выходов третьего сдвигового регистра, блок приема данных дополнительно содержит четвертый сдвиговый регистр, второй дешифратор, второй и третий триггеры и второй инвертор, выход которого подключен к входу синхронизации второго триггера и к входам синхронизации второго и четвертого сдвиговых регистров, управляющий вход второго сдвигового регистра соединен с первым выходом второго дешифратора, вход последовательных данных четвертого сдвигового регистра соединен с вторым входом четвертого элемента Исключающее ИЛИ и с выходом второго триггера, вход данных которого соединен с выходом второго усилителя, входы параллельных данных второго сдвигового регистра соединены с остальными выходами второго дешифратора, группа входов которого поразрядно соединена с группой выходов четвертого сдвигового регистра, вход последовательных данных второго сдвигового регистра соединен с первым входом четвертого элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего триггера, вход синхронизации которого соединен с выходом синхронизации устройства и с входом второго инвертора, выход третьего триггера является выходом данных устройства.The goal is achieved in that in a device for transmitting data comprising a data transmission unit and a data receiving unit connected to opposite sides of the communication line, the data transmission unit comprises a pseudo-random sequence of bits, a first exclusive OR element and a first amplifier, a pseudo-random sequence of bits contains a first shift the register and the second exclusive OR element, the inputs of which are connected to the outputs of the first shift register, and the output to the first input of the first exclusive element OR and to the serial data input of the first shift register, the synchronization input of which is the device synchronization input, the second input of the first element Exclusive OR is the device data input, the output of the first amplifier is connected to the communication line, the data reception unit contains a phase-locked oscillator, the second shift register , the third and fourth elements Exclusive OR and the second amplifier, the input of which is connected to the communication line, and the output to the input of the generator with phase-locked loop, the output to This is the synchronization output of the device, the outputs of the second shift register are connected to the inputs of the third exclusive-OR element, the output of which is connected to the first input of the fourth exclusive-OR element, the data transfer unit additionally contains a third shift register, the first decoder, the first trigger, and the first inverter, the output of which is connected to the synchronization input of the first trigger, the input of the first inverter is connected to the synchronization inputs of the first and third shift registers, the control input of the first shift the register is connected to the first output of the first decoder, the serial data input of the third shift register is connected to the output of the first XOR element and to the data input of the first trigger, the output of which is connected to the input of the first amplifier, the parallel data inputs of the first shift register are connected to the rest of the outputs of the first decoder, group the inputs of which are bitwise connected to the group of outputs of the third shift register, the data receiving unit further comprises a fourth shift register, the second des a fractor, second and third triggers and a second inverter, the output of which is connected to the synchronization input of the second trigger and to the synchronization inputs of the second and fourth shift registers, the control input of the second shift register is connected to the first output of the second decoder, the serial data input of the fourth shift register is connected to the second input of the fourth XOR element and with the output of the second trigger, the data input of which is connected to the output of the second amplifier, the inputs of the parallel data of the second shift register and connected to the other outputs of the second decoder, the group of inputs of which is bitwise connected to the group of outputs of the fourth shift register, the serial data input of the second shift register is connected to the first input of the fourth exclusive-OR element, the output of which is connected to the data input of the third trigger, the synchronization input of which is connected to the output synchronization of the device and with the input of the second inverter, the output of the third trigger is the data output of the device.
На фиг.1, а и б представлены функциональная схема известного генератора псевдослучайной последовательности битов и таблица - указатель точек подключения цепи обратной связи этого генератора; на фиг.2 - функциональная схема известного устройства [1] для кодирования-декодирования данных; на фиг.3 - функциональная схема известного устройства [2] для кодирования-декодирования данных; на фиг.4 - функциональная схема предлагаемого устройства для кодирования-декодирования данных; на фиг.5, а-в - таблица состояний генератора псевдослучайной последовательности битов, диаграмма состояний этого генератора и пример кодовой ситуации, поясняющий работу предлагаемого устройства; на фиг.6 - временные диаграммы работы блока передачи данных предлагаемого устройства; на фиг.7 - временные диаграммы работы блока приема данных предлагаемого устройства.Figure 1, a and b presents a functional diagram of a known generator of a pseudo-random sequence of bits and a table is a pointer to the points of connection of the feedback circuit of this generator; figure 2 is a functional diagram of a known device [1] for encoding / decoding data; figure 3 is a functional diagram of a known device [2] for encoding-decoding data; figure 4 is a functional diagram of the proposed device for encoding-decoding data; 5, a-c is a state table of a generator of a pseudo-random sequence of bits, a state diagram of this generator and an example of a code situation explaining the operation of the proposed device; figure 6 - timing diagrams of the data transfer unit of the proposed device; 7 is a timing diagram of the operation of the data receiving unit of the proposed device.
Генератор 1 псевдослучайной последовательности битов (фиг.1, д) содержит сдвиговый регистр 2, выходы разрядов М и N которого соединены с входами элемента Исключающее ИЛИ 3, выход которого соединен с входом последовательных данных сдвигового регистра 2 и является выходом 4 генератора 1 псевдослучайной последовательности битов, вход 5 синхронизации сдвигового регистра 2 является входом синхронизации генератора 1 псевдослучайной последовательности битов. Направление сдвига данных в регистре 2 показано стрелкой 6. Номера разрядов М и N регистра 2 выбираются из приведенной на фиг.1, б таблицы 7 - указателя точек подключения цепи обратной связи.The
Известное [1] устройство 8 для кодирования-декодирования данных (фиг.2) содержит подключенные к противоположным сторонам линии связи 9 блок 10 передачи данных (скремблер) и блок 11 приема данных (дескремблер), блок 10 передачи данных содержит первый 12 и второй 13 элементы Исключающее ИЛИ, первый 14 усилитель и первый 15 сдвиговый регистр, входы второго 13 элемента Исключающее ИЛИ подключены к выходам первого 15 сдвигового регистра, а выход - к первому входу первого 12 элемента Исключающее ИЛИ, вход последовательных данных первого 15 сдвигового регистра соединен с выходом первого 12 элемента Исключающее ИЛИ и с входом первого 14 усилителя, вход синхронизации первого 15 сдвигового регистра является входом 16 синхронизации устройства, второй вход первого 12 элемента Исключающее ИЛИ является входом 17 данных устройства, выход первого 14 усилителя подключен к линии связи 9, блок 11 приема данных содержит генератор 18 с фазовой автоподстройкой частоты, второй 19 сдвиговый регистр, третий 20 и четвертый 21 элементы Исключающее ИЛИ и второй 22 усилитель, вход которого подключен к линии связи 9, а выход - к входу генератора 18 с фазовой автоподстройкой частоты, выход которого соединен с входом синхронизации второго 19 сдвигового регистра и является выходом 23 синхронизации устройства, выходы второго 19 сдвигового регистра соединены с входами третьего 20 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 21 элемента Исключающее ИЛИ, выход которого является выходом 24 данных устройства, а второй вход соединен с входом последовательных данных второго 19 сдвигового регистра и с выходом второго 22 усилителя. Направления сдвига данных в регистрах 15 и 19 показаны стрелками 25. Внешний источник 26 данных (например, первый компьютер) подключен к входам 16 и 17 устройства 8. Внешний приемник 27 данных (например, второй компьютер) подключен к выходам 23 и 24 устройства 8.The known [1]
Известное [2] устройство 28 для кодирования-декодирования данных (фиг.3) содержит подключенные к противоположным сторонам линии связи 29 блок 30 передачи данных (скремблер) и блок 31 приема данных (дескремблер), блок 30 передачи данных содержит генератор 32 псевдослучайной последовательности битов, первый 33 элемент Исключающее ИЛИ и первый 34 усилитель, генератор 32 псевдослучайной последовательности битов содержит первый 35 сдвиговый регистр и второй 36 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 35 сдвигового регистра, а выход - к первому входу первого 33 элемента Исключающее ИЛИ и к входу последовательных данных первого 35 сдвигового регистра, вход синхронизации которого является входом 37 синхронизации устройства 28, второй вход первого элемента Исключающее ИЛИ является входом 38 данных устройства 28, выход первого 34 усилителя подключен к линии связи 29, блок 31 приема данных содержит генератор 39 с фазовой автоподстройкой частоты, второй 40 сдвиговый регистр, третий 41 и четвертый 42 элементы Исключающее ИЛИ и второй 43 усилитель, вход которого подключен к линии связи 29, а выход - к входу генератора 39 с фазовой автоподстройкой частоты, выход которого является выходом 44 синхронизации устройства 28, выходы второго сдвигового регистра 40 соединены с входами третьего 41 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 42 элемента Исключающее ИЛИ.The known [2]
В блоке 30 передачи данных выход первого 33 элемента Исключающее ИЛИ соединен с входом первого 34 усилителя. Блок 31 приема данных содержит также мультиплексор 45, выход которого соединен с входом последовательных данных регистра 40, а управляющий вход является управляющим входом 46 устройства 28. Первый вход данных мультиплексора 45 соединен с первым входом четвертого 42 элемента Исключающее ИЛИ. Второй вход данных мультиплексора 45 соединен со вторым входом четвертого 42 элемента Исключающее ИЛИ и с выходом второго 43 усилителя. Выход четвертого 42 элемента Исключающее ИЛИ является выходом 47 данных устройства 28. Вход синхронизации регистра 40 соединен с выходом 44 синхронизации устройства 28. Направления сдвига данных в регистрах 35 и 40 показаны стрелками 48. Внешний источник 49 данных (например, первый компьютер) подключен к входам 37 и 38 устройства 28. Внешний приемник 50 данных (например, второй компьютер) подключен к выходам 44 и 47 и к входу 46 устройства 28.In block 30, the output of the first 33 Exclusive OR element is connected to the input of the first 34 amplifier. The
Предлагаемое устройство для кодирования-декодирования данных (фиг.4) содержит подключенные к противоположным сторонам линии связи 51 блок 52 передачи данных (скремблер) и блок 53 приема данных (дескремблер), блок 52 передачи данных содержит генератор 54 псевдослучайной последовательности битов, первый 55 элемент Исключающее ИЛИ и первый 56 усилитель, генератор 54 псевдослучайной последовательности битов содержит первый 57 сдвиговый регистр и второй 58 элемент Исключающее ИЛИ, входы которого подключены к выходам первого 57 сдвигового регистра, а выход - к первому входу первого 55 элемента Исключающее ИЛИ и к входу последовательных данных первого 57 сдвигового регистра, вход синхронизации которого является входом 59 синхронизации устройства, второй вход первого 55 элемента Исключающее ИЛИ является входом 60 данных устройства, выход первого 56 усилителя подключен к линии связи 51, блок 53 приема данных содержит генератор 61 с фазовой автоподстройкой частоты, второй 62 сдвиговый регистр, третий 63 и четвертый 64 элементы Исключающее ИЛИ и второй 65 усилитель, вход которого подключен к линии связи 51, а выход - к входу генератора 61 с фазовой автоподстройкой частоты, выход которого является выходом 66 синхронизации устройства, выходы второго 62 сдвигового регистра соединены с входами третьего 63 элемента Исключающее ИЛИ, выход которого подключен к первому входу четвертого 64 элемента Исключающее ИЛИ, блок 52 передачи данных дополнительно содержит третий 67 сдвиговый регистр, первый 68 дешифратор, первый 69 триггер и первый 70 инвертор, выход которого подключен к входу синхронизации первого 69 триггера, вход первого инвертора соединен с входами синхронизации первого 57 и третьего 67 сдвиговых регистров, управляющий вход первого 57 сдвигового регистра соединен с первым 71-1 выходом первого 68 дешифратора, вход последовательных данных третьего 67 сдвигового регистра соединен с выходом первого 55 элемента Исключающее ИЛИ и с входом данных первого 69 триггера, выход которого соединен с входом первого 56 усилителя, входы параллельных данных первого 57 сдвигового регистра соединены с остальными 71-2 выходами первого 68 дешифратора, группа входов которого поразрядно соединена с группой выходов третьего 67 сдвигового регистра, блок 53 приема данных дополнительно содержит четвертый 72 сдвиговый регистр, второй 73 дешифратор, второй 74 и третий 75 триггеры и второй 76 инвертор, выход которого подключен к входу синхронизации второго 74 триггера и к входам синхронизации второго 62 и четвертого 72 сдвиговых регистров, управляющий вход второго 62 сдвигового регистра соединен с первым 77-1 выходом второго 73 дешифратора, вход последовательных данных четвертого 72 сдвигового регистра соединен с вторым входом четвертого 64 элемента Исключающее ИЛИ и с выходом второго 74 триггера, вход данных которого соединен с выходом второго 65 усилителя, входы параллельных данных второго 62 сдвигового регистра соединены с остальными 77-2 выходами второго 73 дешифратора, группа входов которого поразрядно соединена с группой выходов четвертого 72 сдвигового регистра, вход последовательных данных второго 62 сдвигового регистра соединен с первым входом четвертого 64 элемента Исключающее ИЛИ, выход которого соединен с входом данных третьего 75 триггера, вход синхронизации которого соединен с выходом 66 синхронизации устройства и с входом второго 76 инвертора, выход третьего 75 триггера является выходом 78 данных устройства. Стрелками 79 обозначено направление сдвига данных в регистрах 57, 62, 67 и 72.The proposed device for encoding / decoding data (Fig. 4) comprises data transmission unit 52 (scrambler) and data reception unit 53 (descrambler) connected to opposite sides of the communication line 51, data transmission unit 52 comprises a pseudo-random sequence of bits generator 54, the first 55 element The exclusive OR and the first 56 amplifier, the pseudo-random sequence of bits generator 54 contains the first 57 shift register and the second 58 exclusive-OR element, the inputs of which are connected to the outputs of the first 57 shift register, and you the move is to the first input of the first 55 Exclusive OR element and to the serial data input of the first 57 shift register, the synchronization input of which is the device synchronization input 59, the second input of the first 55 Exclusive OR element is the device data input 60, the output of the
В таблице 80 (фиг.5, а) представлен список состояний генератора 54 псевдослучайной последовательности битов; диаграмма 81 состояний этого генератора (фиг.5, б) отражает перемещение указателя 82 текущего состояния по кольцевому пути; линии 83 и 84 разделяют диаграмму на четыре сектора. В таблице 85 (фиг.5, в) приведен пример кодовой ситуации, поясняющий работу предлагаемого устройства.Table 80 (FIG. 5 a) provides a list of states of a pseudo-random bit sequence generator 54; a state diagram 81 of this generator (FIG. 5, b) reflects the movement of the current state indicator 82 along a circular path;
Временные диаграммы 86 и 87 (фиг.6) соответствуют сигналам на входах 59 и 60 предлагаемого устройства; диаграмма 88 - сигналу на выходе элемента Исключающее ИЛИ 58; диаграмма 89 - сигналу на выходе элемента Исключающее ИЛИ 55; диаграмма 90 - сигналам на выходах регистра 67; диаграмма 91 - сигналу на управляющем входе регистра 57; диаграмма 92 - состояниям генератора 54 псевдослучайной последовательности битов; диаграмма 93 - сигналу на входе усилителя 56.Timing diagrams 86 and 87 (Fig.6) correspond to the signals at the inputs 59 and 60 of the proposed device; chart 88 - the signal at the output of the element Exclusive OR 58; chart 89 - the signal at the output of the element Exclusive OR 55; chart 90 - signals at the outputs of the register 67; chart 91 - the signal at the control input of the register 57; chart 92 - states of the generator 54 of a pseudo-random sequence of bits; chart 93 - the signal at the input of the
Временная диаграмма 94 (фиг.7) соответствуют сигналу на выходе усилителя 65; диаграмма 95 - сигналу на выходе инвертора 76; диаграмма 96 - сигналу на выходе триггера 74; диаграмма 97 - сигналам на выходах регистра 72; диаграмма 98 - сигналу на управляющем входе регистра 62; диаграмма 99 - состояниям регистра 62 генератора псевдослучайной последовательности битов блока 53; диаграмма 100 - сигналу на выходе элемента Исключающее ИЛИ 63; диаграмма 101 - сигналу на выходе элемента Исключающее ИЛИ 64; диаграмма 102 - сигналу на входе инвертора 76; диаграмма 103 - сигналу на выходе 78 устройства.Timing diagram 94 (Fig.7) correspond to the signal at the output of amplifier 65; chart 95 - the signal at the output of the inverter 76; chart 96 - the signal at the output of the trigger 74; chart 97 - signals at the outputs of the
Ниже приведено краткое описание работы известных устройств [1, 2].The following is a brief description of the operation of known devices [1, 2].
Скремблеры и дескремблеры обычно содержат генераторы псевдослучайных последовательностей битов или фрагменты таких генераторов. Пример построения генератора псевдослучайной последовательности битов приведен на фиг.1 (см. кн. П.Хоровиц, У.Хилл "Искусство схемотехники": В трех т. - М.: Мир, 1993, - 2 т.). Генератор 1 выполнен на основе сдвигового регистра 2 с логическим элементом Исключающее ИЛИ (XOR) 3 в цепи обратной связи.Scramblers and descramblers typically contain pseudo-random bit sequence generators or fragments of such generators. An example of constructing a generator of a pseudo-random sequence of bits is shown in Fig. 1 (see the book by P. Horowitz, W. Hill "The Art of Circuit Engineering": In three volumes - M .: Mir, 1993, - 2 tons). The
В исходном состоянии в регистре 2 присутствует любой ненулевой код (цепь начальной установки регистра не показана). Под действием положительных фронтов синхросигнала CLK на входе 5 этот код циркулирует в генераторе и одновременно видоизменяется. В каждом такте (периоде сигнала CLK) код продвигается в регистре 2 в направлении, указанном стрелкой 6, при этом в освободившийся разряд регистра заносится бит данных с выхода 4. В качестве выхода генератора можно использовать выход элемента Исключающее ИЛИ 3 или выход любого разряда регистра.In the initial state, any non-zero code is present in register 2 (the initial setup circuit of the register is not shown). Under the influence of the positive edges of the clock signal CLK at
В общем случае при использовании M-разрядного регистра 2 цепь обратной связи подключается к разрядам с номерами М и N (М > N). Для того чтобы на выходе генератора формировалась псевдослучайная последовательность битов с периодом повторения, равным 2M - 1, следует выбирать точки подключения цепи обратной связи в соответствии с таблицей 7 (фиг.1, б), которая описывает ряд генераторов различной разрядности. При работе генератора в регистре 2 формируются все возможные M-разрядные коды за исключением нулевого. (Отметим, что во всех описанных далее устройствах можно применять усовершенствованные генераторы, не имеющие запрещенных состояний, см., например, кн. Шевкопляс Б.В. "Микропроцессорные структуры. Инженерные решения": Справочник. - Дополнение первое. - М.: Радио и связь, 1993, - 256 с.).In the general case, when using M-
Псевдослучайная последовательность битов с периодом повторения, равным 2м - 1, обладает следующими свойствами.A pseudo-random sequence of bits with a repetition period of 2 m - 1 has the following properties.
1. В полном цикле (2M - 1 тактов) число лог. 1, формируемых на выходе 4 генератора 1, на единицу больше, чем число лог. 0. Добавочная лог. 1 появляется за счет исключения состояния, при котором в регистре 2 присутствовал бы нулевой код. Это можно интерпретировать так, что вероятности появления лог. 0 и лог. 1 на выходе 4 генератора 1 практически одинаковы.1. In the full cycle (2 M - 1 ticks) the number of logs. 1, formed at the
2. В полном цикле (2M - 1 тактов) половина серий из последовательных лог. 1 имеет длину 1, одна четвертая серий - длину 2, одна восьмая - длину 3 и т. д. Такими же свойствами обладают и серии из лог. 0 с учетом пропущенного лог. 0. Это говорит о том, что вероятности появления "орлов" и "решек" не зависят от исходов предыдущих "подбрасываний". Поэтому вероятность того, что серия из последовательных лог. 1 или лог. 0 закончится при следующем подбрасывании, равна 1/2.2. In the full cycle (2 M - 1 cycles), half of the series from consecutive logs. 1 has a length of 1, one fourth of a series is a length of 2, one eighth of a length of 3, etc. Series from a log have the same properties. 0 taking into account the missed log. 0. This suggests that the probabilities of the appearance of "eagles" and "tails" do not depend on the outcome of previous "tosses." Therefore, the probability that a series of consecutive logs. 1 or log. 0 will end on the next toss, equal to 1/2.
3. Если последовательность полного цикла (2M - 1 тактов) сравнивать с этой же последовательностью, но циклически сдвинутой на любое число тактов W (W не является нулем или числом, кратным 2M - 1), то число несовпадений будет на единицу больше, чем число совпадений.3. If the sequence of the full cycle (2 M - 1 cycles) is compared with the same sequence, but cyclically shifted by any number of cycles W (W is not zero or a multiple of 2 M - 1), then the number of mismatches will be one more, than the number of matches.
Наиболее распространены две основные схемы устройств для кодирования-декодирования данных (устройств типа "скремблер - дескремблер"): с неизолированными и изолированными (от линии связи) генераторами псевдослучайных последовательностей битов.The most common are two basic device circuits for encoding / decoding data (scrambler-descrambler devices): with non-isolated and isolated (from the communication line) generators of pseudo-random bit sequences.
В устройстве 8 (фиг.2 [1]) скремблер 10 и дескремблер 11 выполнены с использованием фрагментов рассмотренных ранее генераторов 1 псевдослучайных последовательностей битов (см. фиг.1). В цепь обратной связи генератора на основе сдвигового регистра 15 введен дополнительный элемент Исключающее ИЛИ 12. В дескремблере применен аналогичный генератор на основе сдвигового регистра 19 с разомкнутой цепью обратной связи.In the device 8 (FIG. 2 [1]), the
Все процессы, протекающие в устройстве 8, синхронизируются от тактового генератора, размещенного во внешнем источнике данных 26 (возможно также его размещение в блоке 10). Тактовый генератор формирует сигнал CLK - непрерывную последовательность тактовых импульсов со скважностью, равной двум. В каждом такте на вход 17 скремблера 10 подается очередной бит передаваемых данных DATA, а в сдвиговом регистре 15 накопленный код продвигается на один разряд вправо.All processes taking place in the
Если предположить, что источник данных 26 посылает в скремблер 10 длинную последовательность лог. 0 (DATA ≡ 0), то элемент Исключающее ИЛИ 12 можно рассматривать как повторитель сигнала Y1 с выхода элемента Исключающее ИЛИ 13. В этой ситуации регистр 15 фактически замкнут в кольцо и генерирует точно такую же псевдослучайную последовательность битов, как и в рассмотренной ранее схеме генератора 1 (фиг.1). Если от источника данных 26 поступает произвольная битовая последовательность, то она взаимодействует с последовательностью битов с выхода элемента Исключающее ИЛИ 13. В результате формируется новая (скремблированная) последовательность битов данных SCRD, по структуре близкая случайной. Эта последовательность, в свою очередь, продвигается по регистру 15, формирует поток битов Y на выходе элемента Исключающее ИЛИ 13 и т. д.Assuming that
Скремблированная последовательность битов SCRD проходит через усилитель 14, передается по линии связи 9 (например, по витой паре проводов многожильного кабеля городской телефонной сети) и поступает в дескремблер 11, где проходит через усилитель 22. С помощью генератора 18 с фазовой автоподстройкой частоты из входного сигнала SCRD* (с выхода усилителя 22) выделяется тактовый сигнал CLK*, который передается на синхронизирующий вход С регистра 19 и на выход 23 устройства 8.A scrambled SCRD bit sequence passes through an
Генератор 18 с фазовой автоподстройкой частоты может быть выполнен по одной из известных схем (см., например, пат. США №6215835 В1). Он предназначен для формирования высокостабильного синхросигнала CLK* на основе непрерывного слежения за входным сигналом SCRD*. В данном случае отрицательный фронт сигнала CLK* привязан к моментам изменения сигнала SCRD* (0 → 1 или 1 → 0), так что положительный фронт сигнала CLK* формируется в середине битового интервала сигнала SCRD*, что соответствует его установившемуся значению. Сдвиг данных в регистре 19 и прием очередного бита SCRD* в освободившийся разряд происходят по положительному фронту сигнала CLK*. Дескремблированные данные DATA* поступают в приемник данных 27 и фиксируются в нем по положительным фронтам сигнала CLK*.The
Благодаря достаточной инерционности генератора 18 сигнал CLK* практически нечувствителен к "дрожанию фазы" сигнала SCRD* и иным его кратковременным искажениям, вызванным помехами в линии связи 9. (Такое использование стандартного генератора с фазовой автоподстройкой частоты в телекоммуникационных системах является общепринятым и далее не детализируется).Due to the sufficient inertia of the
Потоки данных DATA и DATA* совпадают с точностью до задержки передачи. Действительно, в установившемся режиме в сдвиговых регистрах 15 и 19 присутствуют одинаковые коды, так как на входы D этих регистров поданы одни и те же данные SCRD = SCRD* (с учетом задержки передачи), а тактовая частота одна и та же. Поэтому Y2 = Y1, и с учетом этого DATA* = SCRD* ⊕ Y2 = SCRD ⊕ Y2 = (DATA ⊕ Y1) ⊕ Y2 = DATA ⊕ Y1 ⊕ Y1 = DATA ⊕ 0 = DATA.DATA and DATA * data streams are accurate to the transmission delay. Indeed, in the steady state, the same codes are present in the shift registers 15 and 19, since the same data SCRD = SCRD * (taking into account the transmission delay) is supplied to the inputs D of these registers, and the clock frequency is the same. Therefore, Y2 = Y1, and with this in mind, DATA * = SCRD * ⊕ Y2 = SCRD ⊕ Y2 = (DATA ⊕ Y1) ⊕ Y2 = DATA ⊕ Y1 ⊕ Y1 = DATA ⊕ 0 = DATA.
Рассмотренный способ скремблирования-дескремблирования данных не требует применения какой-либо специальной процедуры начальной синхронизации (как в устройстве [2]). После заполнения сдвигового регистра 19, как было показано, генераторы псевдослучайных битовых последовательностей на основе регистров 15 и 19 работают синхронно (их состояния всегда одинаковы) и формируют одинаковые сигналы Y1 и Y2. При появлении одиночной ошибки в линии связи 9 кодовая синхронизация (идентичность содержимого регистров 15 и 19) временно нарушается, но затем автоматически восстанавливается, как только правильные данные вновь заполнят регистр 19. Однако в процессе продвижения ошибочного бита по сдвиговому регистру 19, а именно в периоды его попадания сначала на один, а затем на другой вход элемента Исключающее ИЛИ 20 сигнал Y2 дважды принимает неправильное значение. Это приводит к размножению одиночной ошибки - она впервые появляется в сигнале DATA* в момент поступления из линии и затем возникает еще два раза при последующем двукратном искажении сигнала Y.The considered method of scrambling-descrambling data does not require the use of any special initial synchronization procedure (as in the device [2]). After filling in the
В устройстве 28 (фиг.3 [2]) применены изолированные от линии связи 29 генераторы псевдослучайных битовых последовательностей. Их начальная кодовая синхронизация осуществляется с использованием аппаратных средств дескремблера и программных средств источника 49 и приемника 50 данных.In the device 28 (Fig. 3 [2]), pseudo-random bit sequence generators isolated from the
К аппаратным средствам относятся мультиплексор 45 (MUX) и программно-управляемый выход 46 приемника 50 данных, на котором формируется управляющий сигнал F. При нормальной работе системы "скремблер-дескремблер" приемник данных 50 постоянно поддерживает на выходе сигнал F = 0. На выход мультиплексора 45 транслируется сигнал Z2 с выхода элемента Исключающее ИЛИ 41, генератор псевдослучайной битовой последовательности на основе регистра 40 изолирован от внешних воздействий.The hardware includes a multiplexer 45 (MUX) and a program-controlled
Предположим, что в исходном состоянии дескремблер не синхронизирован со скремблером. Такая ситуация может возникнуть, например, после включения напряжения питания аппаратуры приемной стороны, после ошибки в работе генератора 39 дескремблера из-за воздействия помех на линию связи или по иным причинам. В отсутствие кодовой синхронизации между скремблером и дескремблером содержимое регистров 35 и 40 не совпадает, поток принимаемых данных DATA* ошибочен и не совпадает с потоком передаваемых данных DATA.Assume that in the initial state the descrambler is not synchronized with the scrambler. Such a situation may arise, for example, after turning on the supply voltage of the receiving side equipment, after an error in the operation of the
При обнаружении устойчивого хаотического потока данных DATA* (в котором нет обусловленного протоколом обмена разделения на информационные кадры и т.п.) приемник формирует сигнал F = 1. Вследствие этого мультиплексор 45 начинает транслировать на вход D регистра 40 сигнал скремблированных данных SCRD*, как в ранее рассмотренном устройстве (см. фиг.2).Upon detection of a stable chaotic data stream DATA * (in which there is no separation of information frames caused by the protocol of exchange, etc.), the receiver generates a signal F = 1. As a result,
Протокол обмена предусматривает пересылку данных в виде последовательности кадров. Группы обычных кадров перемежаются со служебными кадрами. Например, после группы из 1000 обычных кадров следует один служебный. Он, в частности, содержит синхронизирующую последовательность из некоторого числа (например, 256) нулевых битов. При выдаче этих битов (DATA = 0) в скремблер элемент Исключающее ИЛИ 33 выполняет функцию повторителя сигнала Z1 с выхода элемента Исключающее ИЛИ 36. Поэтому в данном случае скремблированный сигнал SCRD представляет собой фрагмент "истинной" псевдослучайной битовой последовательности, в том смысле, что она не смешана с потоком произвольных данных DATA и порождается только генератором 32 скремблера.The exchange protocol provides for the transfer of data in the form of a sequence of frames. Groups of regular frames are interspersed with overhead frames. For example, after a group of 1000 ordinary frames, one official follows. It, in particular, contains a synchronization sequence of a certain number (for example, 256) of zero bits. When these bits are sent (DATA = 0) to the scrambler, the Exclusive OR 33 element acts as a repeater of the Z1 signal from the output of the Exclusive OR 36 element. Therefore, in this case, the scrambled SCRD signal is a fragment of a “true” pseudo-random bit sequence, in the sense that it not mixed with a stream of arbitrary DATA data and generated only by the 32 scrambler generator.
Эта последовательность загружается в регистр 40 и проходит через него, так как F = 1. После того как содержимое регистров 35 и 40 оказывается одинаковым, сигнал Z2 начинает повторять сигнал Z1. Кодовая синхронизация достигнута. На вход приемника 50 данных подается непрерывная последовательность лог. 0, так как DATA* = DATA ≡ 0. После уверенного обнаружения достаточно длинной (например, содержащей 220 бит) последовательности лог. 0 приемник 50 формирует сигнал F = 0 и тем самым возвращает генератор псевдослучайной последовательности битов дескремблера в режим изолированной работы. Теперь кодовая синхронизация не только достигнута, но и "сохранена" благодаря логической изоляции регистра 40 от линии связи 29. После окончания передачи служебного (синхронизирующего) кадра источник 49 данных приступает к передаче группы из 1000 обычных кадров согласно принятому в системе протоколу обмена.This sequence is loaded into the
Таким образом, в устройстве [2] для поддержания синхронной работы сдвиговых регистров скремблера и дескремблера (в случае нарушения синхронизации устройства или при начальном включении его приемной части) необходимо периодически прерывать передачу полезных данных и передавать по линии связи служебные информационные кадры, содержащие достаточно длинные цепочки синхронизирующих битов (DATA ≡ 0.). В результате уменьшается эффективная скорость передачи данных по линии, усложняется протокол обмена. Кроме того, с увеличением интервалов между служебными кадрами (что желательно для более эффективной передачи полезных данных) увеличивается время его ожидания дескремблером в случае потери кодовой синхронизации. В течение этого времени передача полезных данных невозможна.Thus, in the device [2], in order to maintain synchronous operation of the shift registers of the scrambler and descrambler (in case of a violation of the synchronization of the device or when the receiver part is turned on for the first time), it is necessary to periodically interrupt the transmission of useful data and transmit service information frames containing sufficiently long chains over the communication line synchronization bits (DATA ≡ 0.). As a result, the effective data transfer rate on the line decreases, and the exchange protocol is complicated. In addition, with an increase in the intervals between overhead frames (which is desirable for a more efficient transmission of useful data), the time it waits for the descrambler in the event of loss of code synchronization. During this time, the transfer of useful data is not possible.
В отличие от устройства [2] в предлагаемом устройстве (фиг.3) восстановление кодовой синхронизации в случае ее потери происходит без передачи по линии связи каких-либо служебных синхронизирующих кодовых последовательностей. Поэтому поток полезных данных не прерывается, время восстановления синхронизации уменьшается.Unlike the device [2] in the proposed device (Fig. 3), the recovery of code synchronization in the event of its loss occurs without the transmission of any service synchronizing code sequences over the communication line. Therefore, the flow of useful data is not interrupted, the synchronization recovery time is reduced.
В общем виде идея построения предлагаемого устройства состоит в следующем. Скремблер и дескремблер содержат изолированные от линии связи генераторы псевдослучайной последовательности битов с одинаковой структурой обратных связей. Скремблированный поток битов постоянно анализируется скремблером и дескремблером с целью отыскания в нем определенных кодов. Обнаружение каждого такого кода скремблером и дескремблером приводит к одновременной установке обоих генераторов псевдослучайной последовательности битов в определенное состояние, соответствующее этому коду. Таким образом, генераторы в случайные моменты одновременно устанавливаются в одинаковые состояния по мере передачи полезных данных. Эти события происходят сравнительно редко, т.е. большую часть времени генераторы работают в режиме "естественного" последовательного перехода от предыдущего состояния к последующему, как было показано при описании генератора 1 (фиг.1). Если кодовая синхронизация не была нарушена, то моменты установки генераторов лишь подтверждает ее. Если кодовая синхронизация была ранее потеряна, то она восстанавливается при первом же обнаружении одного из заданных кодов в потоке скремблированных данных.In general terms, the idea of constructing the proposed device is as follows. The scrambler and descrambler contain pseudo-random sequence of bits isolated from the communication line with the same feedback structure. The scrambled bit stream is constantly analyzed by the scrambler and descrambler in order to find certain codes in it. The detection of each such code by the scrambler and descrambler leads to the simultaneous installation of both generators of the pseudo-random sequence of bits in a certain state corresponding to this code. Thus, the generators at random moments are simultaneously set to the same state as the transfer of useful data. These events occur relatively rarely, i.e. most of the time, the generators operate in the mode of "natural" sequential transition from the previous state to the next, as was shown in the description of the generator 1 (figure 1). If the code synchronization has not been broken, then the moments of installation of the generators only confirms it. If the code synchronization was previously lost, then it is restored upon the first detection of one of the given codes in the stream of scrambled data.
Ниже рассмотрена работа составных частей предлагаемого устройства.The following describes the operation of the components of the proposed device.
Сдвиговые регистры 67 и 72 предназначены для временного хранения фрагментов SDATA и SDATA* потока скремблированных данных. В установившемся режиме эти фрагменты одинаковы (совпадают с точностью до задержки передачи). Прием очередного бита в регистр 67 (72) происходит по положительному фронту сигнала на синхронизирующем входе С. Одновременно с приемом очередного бита с входа D ранее хранимые данные сдвигаются на один разряд вправо (по стрелке 79). В данном примере построения устройства разрядность регистра 67 (72) выбрана равной восьми, хотя она может быть большей или меньшей. Динамику работы регистра 67 можно проследить по таблице 85 его состояний (фиг.5, в).Shift registers 67 and 72 are designed for temporary storage of fragments of SDATA and SDATA * stream of scrambled data. In the steady state, these fragments are the same (coincide up to a transmission delay). Reception of the next bit in register 67 (72) takes place on the positive edge of the signal at the clock input C. Simultaneously with the reception of the next bit from input D, the previously stored data is shifted one bit to the right (arrow 79). In this example of the construction of the device, the bit width of the register 67 (72) is chosen equal to eight, although it can be greater or less. The dynamics of the operation of the register 67 can be traced by the table 85 of its states (Fig. 5, c).
Генератор 54 псевдослучайной последовательности битов скремблера 52 содержит сдвиговый регистр 57 и элемент Исключающее ИЛИ 58. Аналогичный генератор псевдослучайной последовательности битов дескремблера 53 содержит сдвиговый регистр 62 и элемент Исключающее ИЛИ 63.The scrambler 52 pseudo-random bit generator 54 contains a shift register 57 and an exclusive OR
Сдвиговые регистры 57 и 62 предназначены для временного хранения псевдослучайных кодов SRND и SRND*. В установившемся режиме эти коды одинаковы (совпадают с точностью до задержки передачи). Прием очередного бита в регистр 57 (62) с входа D происходит по положительному фронту сигнала на синхронизирующем входе С при условии, что на его управляющем входе P/S (P/S*), задающем режим параллельного или последовательного приема данных, присутствует сигнал лог. 0. Одновременно с приемом очередного бита с входа D происходит сдвиг ранее хранимого кода на один разряд вправо (по стрелке 79). Если на управляющем входе P/S (P/S*) регистра 57 (62) присутствует сигнал лог. 1, то по положительному фронту сигнала на синхронизирующем входе С в регистр принимается параллельный код с группы входов 71 (77). В данном примере построения устройства разрядность регистра 57 (62) выбрана равной пяти, хотя она может быть большей или меньшей. При этом точки подключения элемента Исключающее ИЛИ 58 (63) к регистру 57 (72) выбираются в соответствии с таблицей, представленной на фиг.1, б.Shift registers 57 and 62 are designed for temporary storage of pseudo-random codes SRND and SRND *. In steady state, these codes are the same (coincide with an accuracy of transmission delay). The next bit in register 57 (62) is received from input D along the positive edge of the signal at synchronizing input C, provided that at its control input P / S (P / S *), which sets the mode of parallel or serial data reception, a log signal . 0. Simultaneously with the reception of the next bit from input D, the previously stored code is shifted by one bit to the right (along arrow 79). If at the control input P / S (P / S *) register 57 (62) there is a log signal. 1, then a parallel code from a group of inputs 71 (77) is received on the positive edge of the signal at the clock input C into the register. In this example of the construction of the device, the bit width of the register 57 (62) is chosen equal to five, although it can be greater or lesser. In this case, the connection points of the XOR element 58 (63) to the register 57 (72) are selected in accordance with the table presented in figure 1, b.
Начальное состояние регистра 57 может быть любым, в том числе нулевым. Выход из нулевого состояния происходит при записи в регистр параллельного кода с входов 71. Программа инициализации скремблера предусматривает выдачу на его вход 60 некоторого кода CODE1, который распознается дешифратором 68. Если в регистре 57 первоначально присутствовал нулевой код, то код CODE1 без изменения проходит через элемент Исключающее ИЛИ 55 и последовательно загружается в регистр 67. Дешифратор 68 реагирует на него переводом регистра 57 в режим параллельной загрузки (P/S = 1) и формированием ненулевого кода LOAD1, который затем принимается в регистр 57 с входов 71. Таким образом, генератор 54 выходит из запрещенного состояния 000...0. Если первоначальное состояние регистра 57 было ненулевым, то выдача кода CODE1 на вход 60 оказывается бесполезной, но не приводит к каким-либо нежелательным последствиям. Возможна также и аппаратная установка регистра 57 в ненулевое состояние (соответствующий вход регистра 57 не показан).The initial state of the register 57 may be any, including zero. The exit from the zero state occurs when the parallel code is written to the register from inputs 71. The scrambler initialization program provides for the output of some code CODE 1 to its input 60, which is recognized by the decoder 68. If the zero code was initially present in register 57, the code CODE 1 passes without change via an eXCLUSIVE-OR 55 and successively loaded into register 67. The decoder 68 responds to it by transfer mode register 57 in parallel to the load (P / S = 1) and form a non-zero code lOAD 1, which is then received register 57 with inputs 71. Thus, the generator 54 exits the disabled state 000 ... 0. If the initial state of register 57 was nonzero, then issuing CODE 1 to input 60 is useless, but does not lead to any undesirable consequences. It is also possible to set register 57 to a nonzero state (the corresponding input of register 57 is not shown).
Начальное состояние регистра 62 также может быть любым, в том числе нулевым. Это состояние обновляется (становится заведомо ненулевым) при обнаружении дешифратором 73 в скремблированном потоке данных одного из заранее заданных кодов (CODE1 и, возможно, других).The initial state of the
Элемент Исключающее ИЛИ 55 (58, 63, 64) формирует на выходе сигнал лог. 1 только в том случае, когда входные сигналы имеют противоположные логические значения (лог. 0 и лог. 1). Элементы Исключающее ИЛИ 58 и 63 формируют выходные сигналы RND и RND* генераторов псевдослучайных последовательностей битов скремблера 52 и дескремблера 53. Элементы Исключающее ИЛИ 55 и 64 формируют скремблированный SCRD и дескремблированный DIN сигналы данных.The element Exclusive OR 55 (58, 63, 64) generates a log signal at the output. 1 only if the input signals have opposite logical values (log. 0 and log. 1). The exclusive OR
Триггеры D-типа 69, 74 и 75 принимают биты данных с входа D по положительному фронту сигнала на входе синхронизации С. Триггеры 69 и 75 формируют выходные сигналы DLINE и DATA*, в которых на границах между битовыми интервалами сигнал может измениться только один раз, в то время как входные сигналы SCRD и DIN этих триггеров на границах между битовыми интервалами могут многократно изменяться из-за неодновременного протекания переходных процессов (гонок сигналов) в цепях 57-58-55; 60-55 и 62-63-64; 74-64. Триггер 74 практически полностью устраняет джиттер входного сигнала ("дрожание" фронтов на границах между битовыми интервалами) благодаря тому, что прием бита в этот триггер происходит в центре битового интервала, когда переходные процессы сигнала DLINE* уже закончились. Остаточный джиттер сигнала SDIN на выходе триггера 74 определяется неидеальностью сигнала CLK* на выходе генератора 61. Исходные состояния триггеров 69, 74 и 75 произвольны.D-type triggers 69, 74 and 75 receive data bits from input D along the positive edge of the signal at synchronization input C. Triggers 69 and 75 generate DLINE and DATA * output signals, in which the signal can change only once at the boundaries between bit intervals, while the input signals SCRD and DIN of these triggers at the boundaries between bit intervals can change many times due to the non-simultaneous occurrence of transients (signal racing) in circuits 57-58-55; 60-55 and 62-63-64; 74-64. Trigger 74 eliminates input jitter almost completely (edge jitter at the boundaries between bit intervals) due to the fact that a bit is received in this trigger at the center of the bit interval when the transients of the DLINE * signal have already ended. The residual jitter of the SDIN signal at the output of the trigger 74 is determined by the imperfect CLK * signal at the output of the generator 61. The initial states of the triggers 69, 74, and 75 are arbitrary.
Инвертор 70 (76) преобразует входной сигнал лог. 0 в выходной сигнал лог. 1 и наоборот входной сигнал лог. 1 в выходной сигнал лог. 0.An inverter 70 (76) converts the input signal to a log. 0 to the output signal log. 1 and vice versa input signal log. 1 to the output signal log. 0.
Генератор 61 с фазовой автоподстройкой частоты может быть выполнен по одной из известных схем (см., например, пат. США №6215835 В1). Он предназначен для формирования высокостабильного синхросигнала CLK* на основе непрерывного слежения за входным сигналом DLINE*. Положительный фронт сигнала CLK* привязан к моментам изменения сигнала DLINE* (0 → 1 или 1 → 0), так что отрицательный фронт сигнала CLK* формируется в середине битового интервала сигнала DLINE*, что соответствует его установившемуся значению.Generator 61 with phase-locked loop can be performed according to one of the known schemes (see, for example, US Pat. No. 6,215,835 B1). It is designed to generate a highly stable CLK * clock based on continuous tracking of the DLINE * input signal. The positive edge of the CLK * signal is tied to the moments when the DLINE * signal changes (0 → 1 or 1 → 0), so that the negative edge of the CLK * signal is formed in the middle of the bit interval of the DLINE * signal, which corresponds to its steady-state value.
Благодаря достаточной инерционности генератора 61 сигнал CLK* практически нечувствителен к джиттеру сигнала DLINE* и иным его кратковременным искажениям, вызванным помехами в линии связи 51. (Такое использование стандартного генератора с фазовой автоподстройкой частоты в телекоммуникационных системах является общепринятым и далее не детализируется).Due to the sufficient inertia of the generator 61, the CLK * signal is practically insensitive to the jitter of the DLINE * signal and its other short-term distortions caused by noise in the communication line 51. (Such use of a standard phase-locked oscillator in telecommunication systems is generally accepted and will not be described in detail below).
Дешифратор 68 (73) предназначен для выделения в потоке скремблированных данных, проходящем через сдвиговый регистр 67 (72), определенных кодов CODE1, CODE2, ..., CODEJ. При обнаружении дешифратором 68 (73) указанных кодов на его выходах 71 (77) формируется соответствующий M-разрядный код LOAD1, LOAD2, ..., LOADj для последующей паралллельной загрузки сдвигового регистра 57 (62). В данном примере построения устройства J = 4, М = 5. При обнаружении любого кода CODE1, CODE2, ..., CODEJ дешифратор 68 (73) формирует также единичный сигнал на входе P/S (P/S*) управления режимом работы регистра 57 (62), подготавливая его к параллельному приему данных по положительному фронту очередного синхроимпульса на входе С.The decoder 68 (73) is designed to extract in the stream of scrambled data passing through the shift register 67 (72) certain codes CODE 1 , CODE 2 , ..., CODE J. When the decoder 68 (73) detects the indicated codes, the corresponding M-bit code LOAD 1 , LOAD 2 , ..., LOAD j is formed at its outputs 71 (77) for subsequent parallel loading of the shift register 57 (62). In this example, the construction of the device J = 4, M = 5. If any code CODE 1 , CODE 2 , ..., CODE J is detected, the decoder 68 (73) also generates a single signal at the input P / S (P / S *) of the control the operating mode of the register 57 (62), preparing it for parallel reception of data on the positive edge of the next sync pulse at input C.
Усилитель 56 (65) предназначен для передачи (приема) скремблированного сигнала данных в линию (из линии) 51. Параметры усилителей 56 и 65 определяются типом линии связи 51, которая может быть выполнена в виде витой пары проводов, коаксиального или оптоволоконного кабеля и т.п.The amplifier 56 (65) is designed to transmit (receive) a scrambled data signal to the line (from the line) 51. The parameters of the
Далее приведено описание работы предлагаемого устройства.The following is a description of the operation of the proposed device.
Входные данные DATA и сопровождающий их сигнал CLK синхронизации поступают на входы 60 и 59 устройства. Положительные фронты сигнала CLK (моменты Т0, Т1, ..., Т18 на фиг.6) соответствуют границам между битовыми интервалами сигнала данных DATA, как показано на диаграммах 86 и 87. По положительным фронтам сигнала CLK изменяется содержимое регистра 67 (диаграмма 90), генератор 54 переходит в новое состояние (диаграмма 92). При этом формируется очередной псевдослучайный бит RND (диаграмма 88), который складывается по модулю два с битом данных DATA и преобразуется в скремблированный бит данных SCRD (диаграмма 89). По окончании переходных процессов, в момент формирования отрицательного фронта сигнала CLK, бит SCRD принимается в триггер 69 (диаграмма 93 сигнала DLINE) и через усилитель 56 передается в линию связи 51.The input data DATA and the accompanying signal CLK synchronization are fed to the inputs 60 and 59 of the device. The positive edges of the CLK signal (moments T0, T1, ..., T18 in FIG. 6) correspond to the boundaries between the bit intervals of the DATA data signal, as shown in diagrams 86 and 87. The contents of the register 67 change along the positive edges of the CLK signal (diagram 90) , generator 54 transitions to a new state (diagram 92). In this case, the next pseudorandom RND bit is formed (diagram 88), which is added modulo two with the DATA data bit and converted into a scrambled SCRD data bit (diagram 89). At the end of the transient processes, at the moment of formation of the negative edge of the CLK signal, the SCRD bit is received in the trigger 69 (DLINE signal diagram 93) and transmitted through the
В интервале времени Т8-Т9 дешифратор 68 формирует сигнал лог. 1 на входе P/S управления режимом работы регистра 57 (диаграмма 91), подготавливая его к приему параллельных данных в момент Т9.In the time interval T8-T9, the decoder 68 generates a log signal. 1 at the input P / S control mode of operation of the register 57 (diagram 91), preparing it to receive parallel data at time T9.
В отсутствие параллельной загрузки генератор 54 псевдослучайной последовательности битов последовательно, циклически проходит через ряд состояний S1, S2, S3, ..., S31, S1, S2 и т.д., как показано на фиг.5, а, б (таблица 80, диаграмма 81). В состоянии S1 (см. первую строку таблицы 80, а также указатель 82 на диаграмме 81) в регистре 57 хранится пятиразрядный двоичный код 111112= 1F16, на выходе RND генератора 54 сформирован сигнал лог. 0. В следующем такте указатель 82 перемещается по часовой стрелке и фиксируется на соседней позиции, генератор 54 переходит в состояние S2, при котором SRND = 011112 = 0F16, RND = 0 и т.д. Этот процесс циклически повторяется, указатель 82 вращается по кругу, последовательно проходя все возможные состояния Si.In the absence of parallel loading, the generator 54 of the pseudo-random sequence of bits sequentially, cyclically passes through a series of states S1, S2, S3, ..., S31, S1, S2, etc., as shown in Fig. 5, a, b (table 80 , diagram 81). In state S1 (see the first row of table 80, as well as pointer 82 in diagram 81), a five-
Параллельная загрузка регистра 57 в произвольном такте приводит к принудительной установке генератора в одно из заданных состояний, в данном примере в состояния S3, S11, S19 или S27. Эти состояния предпочтительно выбираются так, чтобы на диаграмме 81 дуги S3-S11, S11-S19, S19-S27 и S27 - S3 имели примерно равную длину (см. указатели 83 и 84, которые разделяют окружность на четыре примерно равные части). В процессе работы устройства генератор 54 сравнительно редко, с равной вероятностью устанавливается в эти состояния, а в промежутках между такими установками продолжает равномерное вращение по часовой стрелке.Parallel loading of the register 57 in an arbitrary cycle leads to the forced installation of the generator in one of the specified states, in this example, in the states S3, S11, S19 or S27. These states are preferably selected so that in diagram 81 the arcs S3-S11, S11-S19, S19-S27 and S27-S3 have approximately equal lengths (see
Выбор нескольких (а не одного) заданных состояний, в которые генератор переходит в моменты его параллельной загрузки, целесообразен в тех случаях, когда число состояний генератора достаточно велико, и в течение полного оборота указателя 82 вероятность параллельной загрузки регистра 57 близка к единице. Поэтому если указатель 82 периодически "срывается" с равномерного вращения в одно и то же заданное состояние, то вероятность того, что он успеет совершить хотя бы один полный оборот, становится невысокой. Иными словами, некоторые состояния генератора 54 будут использоваться реже, чем другие, а тогда отмеченные ранее (при описании генератора 1, см. фиг.1) свойства "канонической" псевдослучайной последовательности битов будут в некоторой степени утеряны, что нежелательно. Наличие нескольких фиксированных точек установки, равномерно распределенных по диаграмме 81, выравнивает вероятности использования всех возможных состояний генератора 54.The choice of several (rather than one) given states to which the generator goes at the moments of its parallel loading is advisable in those cases when the number of states of the generator is large enough, and during a full turn of the pointer 82, the probability of parallel loading of the register 57 is close to unity. Therefore, if the pointer 82 periodically "breaks down" from uniform rotation to the same predetermined state, then the likelihood that he manages to complete at least one full revolution becomes low. In other words, some states of the generator 54 will be used less frequently than others, and then the properties of the “canonical” pseudo-random sequence of bits noted earlier (when describing the
Как показано на диаграммах 90 и 91, одним из кодов, вызывающих принудительную установку генератора 54 в фиксированное состояние, является код SDATA = CODE1 = 6216 = 011000102. Этот код присутствует в регистре 67 в интервале времени Т8-Т9 и, как уже отмечалось, дешифратор 68 реагирует на него подготовкой регистра 57 к приему параллельного кода LOAD1 с входов 71. Этот код в данном примере равен 0E16 = 011102 и соответствует состоянию S11 генератора 54 (см. табл. 80 на фиг.5 а). Таким образом, в момент Т9 цепь последовательных переходов ... S16, S17, ..., S23, S24 разрывается и вместо перехода в очередное состояние S25 генератор 54 "перескакивает" в состояние S11. После этого формируется новая цепь последовательных переходов: S11, S12, ..., S18, S19, ... - вплоть до возникновения очередной ситуации, при которой эта цепь разрывается, а затем образуется следующая цепь с одним из начальных состояний S3, S11, S19 или S27 и т.д.As shown in diagrams 90 and 91, one of the codes causing the generator 54 to be forced to a fixed state is SDATA = CODE 1 = 62 16 = 01100010 2 . This code is present in register 67 in the time interval T8-T9 and, as already noted, the decoder 68 responds to it by preparing register 57 to receive the parallel LOAD 1 code from inputs 71. This code in this example is 0E 16 = 01110 2 and corresponds to the state S11 of the generator 54 (see tab. 80 in FIG. 5 a). Thus, at time T9, the chain of successive transitions ... S16, S17, ..., S23, S24 is broken and, instead of switching to the next state S25, the generator 54 “jumps” to the state S11. After this, a new chain of successive transitions is formed: S11, S12, ..., S18, S19, ... - until the next situation arises in which this circuit breaks, and then the next chain is formed with one of the initial states S3, S11, S19 or S27 etc.
Принятые из линии 51 скремблированные данные DLINE* синхронизируют генератор 61 с фазовой автоподстройкой частоты, в результате на его выходе формируется сигнал CLK*, а на выходе инвертора 76 - его инверсное значение (диаграммы 94, 102, 95 на фиг.7). Сигнал SDIN (диаграмма 96) на выходе триггера 74 повторяет сигнал DLINE* с задержкой на половину периода синхросигнала, при этом сигнал SDIN, как уже отмечалось, практически не содержит фазовых искажений (джиттера). Скремблированные данные SDIN последовательно проходят через регистр 72. После его заполнения данные SDATA* (диаграмма 97) совпадают с данными SDATA в регистре 67 скремблера 52.The scrambled DLINE * data received from line 51 synchronizes the generator 61 with phase-locked loop, as a result of which the signal CLK * is generated at its output, and its inverse value is generated at the output of the inverter 76 (diagrams 94, 102, 95 in Fig. 7). The SDIN signal (diagram 96) at the output of the trigger 74 repeats the DLINE * signal with a delay of half the clock period, while the SDIN signal, as already noted, practically does not contain phase distortion (jitter). The scrambled SDIN data sequentially passes through the
Это следует из того, что, во-первых, источник данных для обоих регистров общий - выход элемента Исключающее ИЛИ 55, и, во-вторых, ничто не препятствует одновременному (с точностью до задержки передачи) заполнению обоих регистров одинаковыми данными. Так как дешифраторы 73 и 57 идентичны, а данные на их входах одинаковы, то сигналы на выходах этих дешифраторов также совпадают (с точностью до задержки передачи). Из этого следует, что рассмотренный ранее процесс установки генератора 54 в определенное состояние протекает также и в дескремблере 53, а именно: в интервале времени Т8-Т9 (фиг.7) на входе P/S* регистра 62 формируется сигнал лог. 1 (диаграмма 98), в момент Т9 в регистр 62 принимается параллельный код ОЕ16, соответствующий состоянию S11.This follows from the fact that, firstly, the data source for both registers is common - the output of the Exclusive OR 55 element, and, secondly, nothing prevents the simultaneous (up to the transmission delay) filling of both registers with the same data. Since the decoders 73 and 57 are identical, and the data at their inputs are the same, the signals at the outputs of these decoders also coincide (accurate to the transmission delay). From this it follows that the previously considered process of setting the generator 54 to a certain state also proceeds in descrambler 53, namely: in the time interval T8-T9 (Fig. 7), a log signal is generated at the input P / S * of
Независимо от предыстории состояния генератора псевдослучайной последовательности битов дескремблера 53, начиная с момента Т9 этот генератор синхронизируется с генератором 54 скремблера 52 в том смысле, что формируемые обоими генераторами последовательности битов совпадают. Неопределенные состояния и сигналы в начальный период, когда кодовая синхронизация между генераторами отсутствовала, помечены на диаграммах 99, 100, 101 и 103 символами "X".Regardless of the history of the generator of the pseudo-random sequence of bits of the descrambler 53, starting from the moment T9, this generator is synchronized with the generator 54 of the scrambler 52 in the sense that the bit sequences generated by both generators coincide. Uncertain states and signals in the initial period when there was no code synchronization between the generators are marked with “X” in the diagrams 99, 100, 101, and 103.
Начиная с момента Т9 скремблирующая RND (диаграмма 88 на фиг.6) и дескремблирующая RND* (диаграмма 100 на фиг.7) последовательности битов совпадают, поэтому сигнал DIN (диаграмма 101) дескремблированных данных совпадает с сигналом DATA (диаграмма 87) на входе 60 устройства с точностью до задержки передачи. Выходной сигнал DATA* (диаграмма 103) данных, "очищенный" от возможных многократных переключений на границах между битовыми интервалами, поступает на выход 78 устройства и сопровождается сигналом CLK*. Таким образом, входные сигналы DATA и CLK преобразуются в совпадающие с ними (с точностью до задержки передачи) выходные сигналы DATA* и CLK*.Starting from moment T9, the scrambling RND (diagram 88 in FIG. 6) and the descrambling RND * (diagram 100 in FIG. 7) the bit sequences coincide, therefore, the DIN signal (diagram 101) of the descrambled data coincides with the DATA signal (diagram 87) at the input 60 devices accurate to transmission delay. The output signal DATA * (diagram 103) of the data, "cleared" of possible multiple switchings at the boundaries between bit intervals, is sent to the output 78 of the device and is accompanied by a signal CLK *. Thus, the input signals DATA and CLK are converted into coincident (up to a transmission delay) output signals DATA * and CLK *.
Частота следования моментов синхронной установки регистров 57 и 62 в одинаковые состояния (моментов синхронизации) зависит от скорости передачи данных, а также от разрядности и числа J кодов CODE1, CODE2, ..., CODEJ, распознаваемых дешифраторами 68 и 73.The frequency of repetition of the moments of synchronous installation of
При J = 1 и разрядности регистра 67 (72), равной 8, в скремблированном потоке данных, в среднем в каждой цепи из 256 бит, будет встречаться один искомый код, равный CODE1. При скорости передачи данных, равной 10 Мбит/с, средняя частота следования моментов синхронизации составляет 10 000 000/256=39 062,5 Гц. При J = 4 частота моментов синхронизации увеличивается в четыре раза и составляет 156 250 Гц.With J = 1 and a register width of 67 (72) equal to 8, in the scrambled data stream, on average, in each 256-bit circuit, one sought code will be found, equal to CODE 1 . With a data transfer rate of 10 Mbit / s, the average repetition rate of synchronization times is 10,000,000 / 256 = 39,062.5 Hz. When J = 4, the frequency of the synchronization moments increases four times and amounts to 156,250 Hz.
Для уменьшения вероятности ложного распознавания кодов CODE1, CODE2, ..., CODEJ дешифратором 73 дескремблера в связи с поступлением из линии связи в регистр 72 ошибочных битов разрядность этого регистра можно увеличить, например, до 20 бит.To reduce the probability of false recognition of the CODE 1 , CODE 2 , ..., CODE J codes by the descrambler decoder 73, due to the arrival of 72 error bits from the communication line into the register, the bit depth of this register can be increased, for example, to 20 bits.
Применение предлагаемого устройства позволяет повысить скорость передачи полезных данных и уменьшить их потери при восстановлении нарушенной синхронизации благодаря исключению из потока данных служебной синхронизирующей информации.The application of the proposed device allows to increase the transmission rate of useful data and reduce their losses during restoration of disturbed synchronization due to the exclusion of service synchronization information from the data stream.
Источники информацииSources of information
1. Патент США №5530959 (Fig. 1).1. US patent No. 5530959 (Fig. 1).
2. Патент США №5530959 (Fig. 5) (прототип).2. US patent No. 5530959 (Fig. 5) (prototype).
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004110777/09A RU2260251C1 (en) | 2004-04-12 | 2004-04-12 | Data coding/decoding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2004110777/09A RU2260251C1 (en) | 2004-04-12 | 2004-04-12 | Data coding/decoding device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2260251C1 true RU2260251C1 (en) | 2005-09-10 |
Family
ID=35847914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004110777/09A RU2260251C1 (en) | 2004-04-12 | 2004-04-12 | Data coding/decoding device |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2260251C1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2509414C1 (en) * | 2012-07-30 | 2014-03-10 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Cyclic code generator |
-
2004
- 2004-04-12 RU RU2004110777/09A patent/RU2260251C1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2509414C1 (en) * | 2012-07-30 | 2014-03-10 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" | Cyclic code generator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4341925A (en) | Random digital encryption secure communication system | |
| US4761778A (en) | Coder-packetizer for random accessing in digital communication with multiple accessing | |
| US3596245A (en) | Data link test method and apparatus | |
| JP3536909B2 (en) | Switching device and scrambling method | |
| US5610953A (en) | Asynchronous low latency data recovery apparatus and method | |
| CN101599811A (en) | A kind of data processing equipment, communication equipment and data processing method | |
| GB2366971A (en) | Bit and frame synchronisation | |
| EP0212327B1 (en) | Digital signal transmission system having frame synchronization operation | |
| RU2260251C1 (en) | Data coding/decoding device | |
| RU2272360C1 (en) | Data transfer device | |
| RU2271612C1 (en) | Data transfer device | |
| RU2262205C1 (en) | Device for transferring data | |
| RU2383104C2 (en) | Code cycle phasing device | |
| US4677644A (en) | Method and apparatus for remote signalling by substituting a message for the data conveyed by a digital transmission link | |
| RU2450436C1 (en) | Code frame synchronisation method | |
| RU2214044C1 (en) | Data coding/decoding device | |
| JP2752654B2 (en) | Data transmission method of scrambled code | |
| US5784013A (en) | Circuit for removing energy dispersal in a data transmission | |
| SU1688430A1 (en) | Method of synchronous conversion of discrete information in fiber-optical communication systems | |
| EP0476968A2 (en) | Clock recovery circuit | |
| SU1757115A1 (en) | Binary information transceiver | |
| SU1124441A1 (en) | Cycle synchronizing device for threshold decoder | |
| RU2033640C1 (en) | Time signal transmitting and receiving device | |
| RU2002374C1 (en) | Gear for transmission and reception of binary information | |
| RU2214046C1 (en) | Data coding/decoding device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060413 |
|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20060413 |
|
| RZ4A | Other changes in the information about an invention |