RU2020423C1

RU2020423C1 - Multichannel monitor

Info

Publication number: RU2020423C1
Authority: RU
Inventors: В.В. Шевчук; В.Д. Шпон
Original assignee: Центральный аэрогидродинамический институт им.проф.Н.Е.Жуковского
Priority date: 1990-07-10
Filing date: 1990-07-10
Publication date: 1994-09-30

Abstract

FIELD: instrumentation engineering, in particular, electrical measuring instruments. SUBSTANCE: device uses a clock pulse generator, multichannel analog-to-digital converter with normalizers at the inputs and data receiver at the output, normalizers control driver, counter-divider and synchronizing unit. Variants of synchronizing unit design are given. EFFECT: enhanced speed of response, accuracy and reliability. 3 cl, 6 dwg

Description

Изобретение относится к приборостроению, в частности к электроизмерительной технике, и может быть использовано в тензо- и термометрии для измерения сигналов тензо- и термодатчиков. The invention relates to instrumentation, in particular to electrical engineering, and can be used in strain and thermometry to measure the signals of strain and temperature sensors.

Известен регистратор (система) "Прочность", предназначенный для автоматизации процессов измерения, сбора и обработки информации преобразователей различных величин, характеризующих тепловое, деформированное и напряженное состояние конструкций. Измерительные сигналы в каждом канале поступают на измерительный модуль, представляющий собой преобразователь сигналов датчиков в напряжение и АЦП на выходе, цифровые сигналы которого поступают через информационную шину цифровой части системы в ЭВМ. Поскольку получение цифрового результата измерения в АЦП (уравновешивание) проходит при совместной работе преобразователя сигналов датчиков, датчиков и линий связи, получение результата измерения требует большого времени из-за неизбежных переходных процессов, связанных с уравновешиванием входной измерительной цепи. Known registrar (system) "Strength", designed to automate the processes of measuring, collecting and processing information of transducers of various sizes, characterizing the thermal, deformed and stressed state of structures. The measuring signals in each channel are fed to the measuring module, which is a converter of the sensor signals into voltage and an ADC at the output, the digital signals of which are fed through the information bus of the digital part of the system to the computer. Since obtaining a digital measurement result in the ADC (balancing) takes place during the joint operation of the transducer of sensors, sensors and communication lines, obtaining a measurement result requires a lot of time due to the inevitable transients associated with balancing the input measuring circuit.

Наиболее близким по технической сущности и достигаемому эффекту является регистратор (система) "Ресурс 23/27", состоящий из восьми нормализаторов и блока АЦП. Для формирования временной диаграммы управления работой регистратора имеется тактовый генератор. Имеется также один общий формирователь управления нормализаторами на их управляющих входах. Результаты измерения из блока АЦП поступают в ЭВМ. Блок АЦП с восемью аналоговыми входами и одним цифровым выходом представляет собой многоканальный АЦП. ЭВМ, осуществляющая прием результатов измерения, по существу выполняемых функций является приемником данных, который может быть реализован не только ЭВМ как таковой, а и микропроцессором, цифровым автоматом, цифровым регистратором и т. д. В этой системе существенно увеличено быстродействие за счет введения нормализаторов, не требующих участия в аналого-цифровом преобразовании датчиков, проводов подсоединения их к системе и входных измерительно-преобразовательных цепей. Однако для ряда задач (статодинамические испытания конструкций) этого быстродействия оказывается недостаточно. Период поступления пакетов по n результатов измерений в приемник данных определяется выражением
Т=Т_н+Т_ацп+Т_прием+Т_{возврат},
где Т_н - время работы нормализатора;
Т_ацп - время работы АЦП;
Т_прием - время приема n результатов измерения;
Т_{возврат} - время возврата регистраторов на исходную позицию;
n - число каналов нормализации (число нормализаторов) регистратора.The closest in technical essence and the achieved effect is the registrar (system) "Resource 23/27", consisting of eight normalizers and an ADC unit. To generate a time chart for controlling the operation of the recorder, there is a clock generator. There is also one common shaper control normalizers at their control inputs. The measurement results from the ADC block are sent to the computer. The ADC block with eight analog inputs and one digital output is a multi-channel ADC. A computer that receives measurement results, essentially performed functions, is a data receiver that can be implemented not only by a computer as such, but also by a microprocessor, digital machine, digital recorder, etc. In this system, performance is significantly increased due to the introduction of normalizers, not requiring participation in analog-to-digital conversion of sensors, wires connecting them to the system and input measuring and conversion circuits. However, for a number of tasks (statodynamic testing of structures) this speed is not enough. The period of receipt of packets of n measurement results in the data receiver is determined by the expression
T = T _n + T _ACP + T _reception + T _return ,
where T _n - the operating time of the normalizer;
T _ADC - the operating time of the ADC;
T _reception is the reception time n of the measurement results;
T _return - the time the registrars returned to their starting position
n is the number of normalization channels (number of normalizers) of the registrar.

К недостаткам следует отнести СТАРТ-СТОП-ный режим работы нормализаторов, отрицательно сказывающийся на точности результатов нормализации из-за ухудшения их повторяемости. Построение блока АЦП (многоканального АЦП) из восьми отдельных АЦП добавляет в результаты измерения дополнительную погрешность из-за неидентичности точностных характеристик отдельных АЦП и существенно усложняет и удорожает конструкцию регистратора, увеличивая, кроме того, его надежность и затраты на метрологическое обеспечение. The disadvantages include the START-STOP mode of operation of normalizers, which adversely affects the accuracy of the results of normalization due to the deterioration of their repeatability. The construction of an ADC block (multi-channel ADC) from eight separate ADCs adds an additional error to the measurement results due to the non-identical accuracy characteristics of individual ADCs and significantly complicates and increases the design of the recorder, increasing, in addition, its reliability and the cost of metrological support.

Целью изобретения является повышение быстродействия, точности и надежности регистратора. The aim of the invention is to increase the speed, accuracy and reliability of the registrar.

Цель достигается тем, что в многоканальный регистратор, содержащий тактовый генератор и многоканальный аналого-цифровой преобразователь с нормализаторами на входах и приемником данных на выходе, формирователь управления нормализаторами, подключенный выходом к управляющим входам нормализаторов, введены блок синхронизации и счетчик-делитель, вход которого соединен с выходом тактового генератора и входом запуска аналого-цифрового преобразователя, а счетный выход - с управляющим входом аналого-цифрового преобразователя, выход деления - с синхровходом блока синхронизации, вход формирования которого соединен с выходом конца преобразования аналого-цифрового преобразователя, вход сброса - с выходом стробирования приемника данных, управляющий вход которого соединен с выходом готовности блока синхронизации, а вход формирователя управления нормализаторами подключен к выходу деления счетчика-делителя либо к его счетному выходу; блок синхронизации содержит элемент задержки, элемент ИЛИ и два D-триггера, выходы первого D-триггера, элемента задержки, элемента ИЛИ соединены соответственно с D-входом второго D-триггера, первым входом элемента ИЛИ, R-входом второго D-триггера, причем синхровходом, входом формирования, входом сброса, выходом блока синхронизации являются соответственно объединенные S-вход первого D-триггера и вход элемента задержки, R-вход первого D-триггера и С-вход второго D-триггера, С-вход первого D-триггера и второй вход элемента ИЛИ, выход второго D-триггера, а D-вход первого D-триггера подключен к источнику единичного сигнала; блок синхронизации содержит элемент ИЛИ и два D-триггера, выходы первого D-триггера и элемента ИЛИ соединены соответственно с D- и R-входами второго D-триггера, причем синхровходом, входом формирования, входом сброса, дополнительным синхровходом, выходом блока синхронизации являются соответственно S-вход первого D-триггера, объединенные R-вход первого D-триггера и С-вход второго D-триггера, С-вход первого D-триггера и первый вход элемента ИЛИ, второй вход элемента ИЛИ, выход второго D-триггера, а D-вход первого D-триггера подключен к источнику единичного сигнала, дополнительный синхровход - к выходу тактового генератора. The goal is achieved in that a multichannel recorder containing a clock generator and a multichannel analog-to-digital converter with normalizers at the inputs and a data receiver at the output, a normalizer control driver connected to the control inputs of the normalizers, a synchronization unit and a counter-divider are introduced, the input of which is connected with the output of the clock generator and the trigger input of the analog-to-digital converter, and the counting output - with the control input of the analog-to-digital converter, the division output is with the sync input of the synchronization block, the input of which is connected to the output of the conversion end of the analog-to-digital converter, the reset input is with the gating output of the data receiver, the control input of which is connected to the ready output of the synchronization block, and the input of the normalizer control former is connected to the division output of the divider to its counting exit; the synchronization unit contains a delay element, an OR element and two D-flip-flops, the outputs of the first D-flip-flop, a delay element, an OR element are connected respectively to the D-input of the second D-trigger, the first input of the OR element, the R-input of the second D-trigger, the sync input, the formation input, the reset input, the output of the synchronization block are the combined S-input of the first D-trigger and the input of the delay element, R-input of the first D-trigger and C-input of the second D-trigger, C-input of the first D-trigger and the second input of the OR element, the output of the second D-trigger a, a D-input of the first D-flip-flop is connected to a single signal source; the synchronization unit contains an OR element and two D-flip-flops, the outputs of the first D-flip-flop and the OR element are connected respectively to the D- and R-inputs of the second D-flip-flop, and the clock input, formation input, reset input, additional sync input, output of the synchronization block are respectively S-input of the first D-trigger, the combined R-input of the first D-trigger and C-input of the second D-trigger, C-input of the first D-trigger and the first input of the OR element, the second input of the OR element, the output of the second D-trigger, and D-input of the first D-trigger connected to a single source LfTetanus signal, an additional clock terminal - to the output of the clock generator.

На фиг. 1 представлена схема предлагаемого регистратора; на фиг. 2 и 3 - схема и временная диаграмма работы блока синхронизации, выполненного без дополнительного синхровхода; на фиг. 4 и 5 - схема и временная диаграмма работы блока синхронизации, выполненного с дополнительным синхровходом; на фиг. 6 - алгоритм работы приемника данных. In FIG. 1 shows a diagram of a proposed registrar; in FIG. 2 and 3 are a diagram and a timing diagram of the operation of the synchronization unit, performed without an additional sync input; in FIG. 4 and 5 are a diagram and a timing diagram of the operation of a synchronization unit made with an additional sync input; in FIG. 6 - algorithm of the data receiver.

Многоканальный регистратор состоит из тактового генератора 1 и многоканального АЦП 2 с нормализаторами 3 на входах и приемником 4 данных на выходе, формирователя 5 управления нормализаторами 3, подключенного выходом к управляющим входам нормализаторов 3, счетчика-делителя 6, соединенного входом с выходом тактового генератора 1 и входом запуска АЦП 2, счетным выходом - с управляющим входом АЦП 2, и блока 7 синхронизации, соединенного синхровходом с выходом деления счетчика-делителя 6, входом формирования - с выходом конца преобразования АЦП 2, входом сброса - с выходом стробирования приемника 4 данных, причем приемник 4 данных имеет управляющий вход, соединенный с выходом готовности блока 7 синхронизации, а вход формирователя 5 управления нормализаторами 3 подключен к выходу деления либо счетному выходу счетчика-делителя 6 (фиг. 1). Блок 7 синхронизации имеет дополнительный синхровход, соединенный с выходом тактового генератора. Блок 7 синхронизации содержит элемент 8 задержки, элемент ИЛИ 9 и два D-триггера 10 и 11, выходы первого D-триггера 10, элемента 8 задержки, элемента ИЛИ 9 соединены соответственно с D-входом второго D-триггера 11, первым входом элемента ИЛИ 9, R-входом второго D-триггера 11, причем синхровходом, входом формирования, входом сброса, выходом блока 7 синхронизации являются соответственно объединенные S-вход первого D-триггера 10 и вход элемента 8 задержки, R-вход первого D-триггера 10 и С-вход второго D-триггера 11, С-вход первого D-триггера 10 и второй вход элемента ИЛИ 9, выход второго D-триггера 11, а D-вход первого D-триггера 10 подключен к источнику единичного сигнала (фиг. 2). Блок 7 синхронизации содержит элемент ИЛИ 12 и два D-триггера 13 и 14, выходы первого D-триггера 13 и элемента ИЛИ 12 соединены соответственно с D-, R-входами второго D-триггера 14, причем синхровходом, входом формирования, входом сброса, дополнительным синхровходом, выходом блока 7 синхронизации являются соответственно S-вход первого D-триггера 13, объединенные R-вход первого D-триггера 13 и С-вход второго D-триггера 14, С-вход первого D-триггера 13 и первый вход элемента ИЛИ 12, второй вход элемента ИЛИ 12, выход второго D-триггера 14, а D-вход первого D-триггера 13 подключен к источнику единичного сигнала (фиг. 4). A multichannel recorder consists of a clock generator 1 and a multichannel ADC 2 with normalizers 3 at the inputs and a data receiver 4 at the output, a shaper 5 for controlling the normalizers 3, connected by an output to the control inputs of the normalizers 3, a divider counter 6 connected by an input to the output of a clock generator 1 and the ADC 2 start input, the counting output - with the ADC 2 control input, and the synchronization unit 7 connected by the sync input to the division output of the counter-divider 6, the formation input - with the output of the end of the ADC 2 conversion, input reset house - yield gating receiver 4 data, the receiver 4 data has a control input coupled to the output of readiness 7 sync block, and the input of 5 normalizers control 3 is connected to the output of the division or the counting output of the counter-divider 6 (Figure 1.). Block 7 synchronization has an additional clock input connected to the output of the clock generator. Synchronization unit 7 contains a delay element 8, an OR element 9, and two D-flip-flops 10 and 11, outputs of the first D-trigger 10, a delay element 8, an OR element 9 are connected respectively to the D-input of the second D-trigger 11, the first input of the OR element 9, the R-input of the second D-flip-flop 11, wherein the sync input, the formation input, the reset input, the output of the synchronization unit 7 are respectively the combined S-input of the first D-flip-flop 10 and the input of the delay element 8, the R-input of the first D-flip-flop 10 and C-input of the second D-flip-flop 11, C-input of the first D-flip-flop 10 and the second input of the And element And 9, the output of the second D-flip-flop 11 and the D-input of the first D-flip-flop 10 is connected to a single signal source (FIG. 2). The synchronization unit 7 contains an OR element 12 and two D-flip-flops 13 and 14, the outputs of the first D-flip-flop 13 and an OR-12 element are connected respectively to the D-, R-inputs of the second D-flip-flop 14, and the clock input, formation input, reset input, an additional clock input, the output of the synchronization unit 7 are, respectively, the S-input of the first D-trigger 13, the combined R-input of the first D-trigger 13 and the C-input of the second D-trigger 14, the C-input of the first D-trigger 13 and the first input of the OR element 12, the second input of the OR element 12, the output of the second D-trigger 14, and the D-input of the first D-trigger 13 p dklyuchen to a single signal source (Fig. 4).

Регистратор работает следующим образом. Генератор 1 вырабатывает тактовые сигналы f регистратора, поступающие на счетчик-делитель 6 с коэффициентом деления (счета) n, равным числу нормализаторов 3 регистратора (фиг. 1). Счетчик-делитель 6 считает тактовые сигналы f и выдает на выходе деления сигнал f/n цикла нормализации через каждые n тактовых сигналов f, а на счетном выходе - кодовый или дешифрированный эквивалент числа считываемых тактовых сигналов f. АЦП 2 запускается каждым тактовым сигналом f, а через управляющий вход последовательно в соответствии с сигналами со счетного выхода счетчика-делителя 6 подключает информационные входы для аналого-цифрового преобразования сигналов нормализаторов 3 с цикличностью, равной циклу нормализации (время преобразования нормализаторов 3). Все нормализаторы 3 работают параллельно, по управляющим сигналам формирователя 5 управления нормализаторами 3, запускаются синхронно с сигналом f/n цикла нормализации и по окончании его в следующем цикле имеют на своих устройствах выходной аналоговой памяти соответствующие результаты предыдущего цикла нормализации. Цифровые результаты (данные) появляются на выходе АЦП 2 последовательно в соответствии с переключением его выходов, т.е. расположением нормализаторов. Сигналы на выходе конца преобразования АЦП 2 определяют моменты появления соответствующих цифровые результатов (данных). Прием результатов от АЦП осуществляется приемником 4 данных последовательно по сигналам на управляющем входе данных. Таким образом, нормализация входных сигналов, аналого-цифровое преобразование и подача цифровых результатов на вход приемника 4 данных происходят циклически, безостановочно, синхронно с работой тактового генератора 1 и счетчика-делителя 6 независимо от работы приемника 4 данных. Приемник 4 данных принимает пакет последовательных результатов по одному непосредственно после появления каждого сигнала на выходе готовности данных блока 7 синхронизации. Прием каждого результата в приемнике 4 данных сопровождается стробирующим сигналом на его выходе стробирования. Сигналы управления для приемника 4 данных вырабатываются блоком 7 синхронизации, исходным сигналом для работы которого является сигнал цикла нормализации на его синхровходе. The registrar works as follows. The generator 1 generates the clock signals f of the registrar arriving at the counter-divider 6 with a division ratio (count) n equal to the number of normalizers 3 of the registrar (Fig. 1). Counter-divider 6 counts the clock signals f and generates a signal f / n of the normalization cycle at the output of the division every n clock signals f, and at the counting output, the code or decoded equivalent of the number of read clock signals f. ADC 2 is triggered by each clock signal f, and through the control input, in accordance with the signals from the counting output of the counter-divider 6, it connects information inputs for analog-to-digital conversion of normalizer signals 3 with a cycle equal to the normalization cycle (normalizer conversion time 3). All normalizers 3 work in parallel, according to the control signals of the generator 5 for control of normalizers 3, they are launched synchronously with the signal f / n of the normalization cycle, and at the end of the next cycle they have the corresponding results of the previous normalization cycle on their devices of the output analog memory. Digital results (data) appear at the output of the ADC 2 sequentially in accordance with the switching of its outputs, i.e. arrangement of normalizers. The signals at the output end of the conversion of the ADC 2 determine the moments of occurrence of the corresponding digital results (data). The reception of results from the ADC is carried out by the data receiver 4 sequentially by signals at the control input of the data. Thus, the normalization of input signals, analog-to-digital conversion and the supply of digital results to the input of the data receiver 4 occur cyclically, non-stop, synchronously with the operation of the clock generator 1 and the counter-divider 6, regardless of the operation of the data receiver 4. The data receiver 4 receives a packet of sequential results one at a time immediately after the appearance of each signal at the data ready output of the synchronization unit 7. The reception of each result in the data receiver 4 is accompanied by a gating signal at its gating output. The control signals for the data receiver 4 are generated by the synchronization unit 7, the initial signal for the operation of which is the normalization cycle signal at its sync input.

Алгоритм работы приемника 4 данных показан на фиг. 6. Перед пуском системы в приемнике 4 данных отводят место для К пакетов по n результатов. С пуском системы обнуляется счетчик пакетов в приемнике 4 данных оператором М= 0, увеличивается на "1" оператором М=М+1, обнуляется счетчик результатов в пакете (J=0) и приемник 4 приступает к анализу сигнала "Гот Д" готовности данных на его управляющем входе от блока 7 синхронизации. Если после анализа делается отрицательное заключение ("Нет") по наличию "Гот Д", приемник 4 возвращается на исходную позицию анализа; если положительное ("Да"), - число J счетчика результатов в пакете увеличивается на "1" (J=J+1) и приемник 4 данных приступает к приему J-го результата М-го пакета результатов. Далее проверяется условие J=n, означающее, принят ли последний (n-й) результат пакета или нет. Если "Нет" - переход на анализ сигнала "Гот Д", если "Да" - анализ условия М=К, означающего, принят ли последний (К-й) пакет или нет. Если "Нет" - переход на оператор J=0, если "Да" - "СТОП". The operation algorithm of the data receiver 4 is shown in FIG. 6. Before starting the system in the data receiver 4, there is a place for K packets of n results. With the start of the system, the packet counter in the data receiver 4 is reset by the operator M = 0, it is increased by "1" by the operator M = M + 1, the result counter in the packet is reset (J = 0), and receiver 4 proceeds to the analysis of the data ready signal "Got D" at its control input from block 7 synchronization. If after the analysis a negative conclusion is made ("No") on the presence of "Goth D", receiver 4 returns to the initial position of the analysis; if positive ("Yes"), the number J of the result counter in the packet increases by "1" (J = J + 1) and the data receiver 4 proceeds to receive the Jth result of the Mth packet of results. Next, the condition J = n is checked, which means whether the last (nth) result of the packet is accepted or not. If "No" - the transition to the analysis of the signal "Got D", if "Yes" - analysis of the condition M = K, which means whether the last (K-th) packet is accepted or not. If “No” - go to the operator J = 0, if “Yes” - “STOP”.

Входные сигналы нормируются и заносятся в свои выходные устройства аналоговой памяти за время Т_н цикла нормализации. АЦП 2 по сигналам со счетного выхода счетчика-делителя 6 (для переключения входов АЦП 2) и по сигналам f c генератора (для запуска АЦП 2) для каждого пакета вырабатывает последовательно n цифровых результатов, соответствующих сигналам на выходах n нормализаторов 3. При этом по окончании преобразования каждого результата своим сигналом конца преобразования АЦП 2 инициирует появление сигнала "Гот Д", по которому приемник 4 принимает соответствующий результат и сбрасывает сигналом стробирования сигнал "ГОТ Д" в блоке 7 синхронизации. Следовательно, пакеты результатов измерения поступают в приемник с периодом, равным времени Т_н цикла нормализации, что существенно меньше, чем у прототипа.The input signals are normalized and entered into their output devices of the analog memory during the T _n normalization cycle. ADC 2, according to the signals from the counting output of the counter-divider 6 (to switch the inputs of ADC 2) and according to the signals fc of the generator (to start ADC 2) for each packet, n digital results are generated sequentially corresponding to the signals at the outputs of n normalizers 3. Moreover, at the end converting each result with its end-to-end signal, the ADC 2 initiates the appearance of the “Goth D” signal, according to which the receiver 4 receives the corresponding result and resets the GOT D signal in the synchronization block 7 with the gating signal. Therefore, the packets of the measurement results arrive at the receiver with a period equal to the time T _n of the normalization cycle, which is significantly less than that of the prototype.

Рассмотрим работу блока 7 синхронизации по фиг. 2 и 3. Каждый сигнал f/n цикла нормализации устанавливает триггер 10 в "1". Каждый сигнал "КП АЦП" конца преобразования переписывает "1" из, триггера 10 в триггер 11 (появление сигнала "ГОТ Д" готовности данных) и обнуляет триггер 10. При приеме данных сигналом "СД" стробирования данных, поступающим от приемника 4 данных на вход сброса блока 7 синхронизации, обнуляется триггер 11 (сброс сигнала "ГОТ Д") и в триггер 10 записывается "1". Если приемник 4 данных прием данных не проводит (нет сигнала "СД"), то через элемент 8 задержки и элемент ИЛИ 9 сигналом "КП АЦП" происходит сброс "Гот Д" обнулением триггера 10, причем до появления нового сигнала "КП АЦП", но не ранее, чем через время, необходимое с гарантией для анализа приемником 4 сигнала "ГОТ Д". Consider the operation of the synchronization unit 7 in FIG. 2 and 3. Each signal f / n of the normalization cycle sets trigger 10 to "1". Each signal “KP ADC” of the end of the conversion overwrites “1” from trigger 10 to trigger 11 (the appearance of the signal “GOT D” of data readiness) and zeroes trigger 10. When data is received by the signal “СД”, the data gating comes from the data receiver 4 reset input of synchronization unit 7, trigger 11 is reset (reset signal “GOT D”) and “1” is written to trigger 10. If the data receiver 4 does not receive data (there is no "SD" signal), then through the delay element 8 and the OR element 9, the signal "KP ADC" is reset "Got D" by resetting trigger 10, and until a new signal "KP ADC" appears, but not earlier than after the time required with a guarantee for receiver 4 to analyze the “GOT D” signal.

Работа блока 7 синхронизации по другому варианту, показанному на фиг. 4 и 5, отличается тем, что сброс "ГОТ Д" при отсутствии приема данных осуществлен не через элемент 8 задержки, а с помощью сигнала генератора 1 через дополнительный синхровход. The operation of the synchronization unit 7 according to another embodiment shown in FIG. 4 and 5, characterized in that the reset "GOT D" in the absence of data reception is carried out not through the delay element 8, but using the signal from the generator 1 through an additional clock input.

В качестве многоканального АЦП 2 в системе может быть использован один АЦП с аналоговым коммутатором входов либо n АЦП с цифровым коммутатором на выходе. Известны стандартные счетчики-делители, например микросхема 564ИЕ11. В качестве приемника 4 данных могут быть использованы микропроцессоры, мини- и микроЭВМ или специальные цифровые автоматы и цифровые регистраторы. Возможны и другие модификации выполнения блока 7 синхронизации и алгоритмов работы приемника 4 данных. Формирователь 5 управления нормализаторами 3 выполняет задачу выработки необходимых сигналов функционирования нормализаторов 3. Конкретное исполнение его зависит от принципа, заложенного в работу нормализаторов 3; может быть использован известный формирователь 5, например, как в прототипе. На вход его должен быть подан сигнал, позволяющий синхронизировать работу нормализаторов 3 с работой счетчика-делителя 6, чтобы обеспечить циклическую работу нормализаторов 3 синхронно с рассмотренными ранее блоками. As a multi-channel ADC 2 in the system, one ADC with an analog input switch can be used or n ADCs with a digital switch at the output. Standard counter dividers are known, for example, the 564IE11 chip. As the receiver 4 of the data can be used microprocessors, mini- and microcomputers, or special digital machines and digital recorders. Other modifications of the execution unit 7 synchronization and the algorithms of the receiver 4 data. Shaper 5 control normalizers 3 performs the task of generating the necessary signals for the functioning of normalizers 3. Its specific implementation depends on the principle laid down in the work of normalizers 3; can be used known shaper 5, for example, as in the prototype. A signal must be supplied to its input, which allows synchronizing the operation of the normalizers 3 with the operation of the counter-divider 6 in order to ensure the cyclic operation of the normalizers 3 synchronously with the previously considered blocks.

Изобретение обладает существенно большим быстродействием. Постоянный циклический режим работы нормализаторов и АЦП положительно сказывается на точности результатов измерения за счет улучшения их повторяемости. Возможность построения АЦП с коммутатором на входе устраняет погрешности из-за неидентичности аналого-цифрового преобразования для разных нормализаторов, существенно упрощает и удешевляет конструкцию системы, увеличивая, кроме того, ее надежность и уменьшая затраты на метрологическое обеспечение. Управление коммутаторами через свои регистры позволяет расширить функциональные возможности измерения одновременно сигналов различных нормализаторов. Все это выгодно отличает данное техническое решение от ранее известных. The invention has significantly greater speed. The constant cyclic mode of operation of the normalizers and the ADC positively affects the accuracy of the measurement results by improving their repeatability. The ability to build an ADC with a switch at the input eliminates errors due to the non-identity of the analog-to-digital conversion for different normalizers, significantly simplifies and cheapens the design of the system, increasing its reliability and reducing the cost of metrological support. Switch management through its registers allows you to expand the functionality of measuring simultaneously the signals of various normalizers. All this distinguishes this technical solution from previously known ones.

Claims

1. MULTI-CHANNEL RECORDER containing a clock generator and a multi-channel analog-to-digital converter with normalizers at the inputs and a data receiver at the output, a normalizer control driver connected to the control inputs of the normalizers by an output, characterized in that, in order to increase speed, accuracy and reliability, a synchronization unit and a counter-divider are introduced to it, the input of which is connected to the output of the clock generator and the start input of the analog-to-digital converter, and the counting output is connected to by the input of the analog-to-digital converter, and the division output - with the sync input of the synchronization unit, the formation input of which is connected to the output of the end of the conversion of the analog-digital converter, the reset input - with the gating output of the data receiver, the control input of which is connected to the ready output of the synchronization unit, the input of the shaper control of the normalizers is connected to the output of the division of the counter-divider or to its counting output.

2. The registrar according to claim 1, characterized in that the synchronization unit contains a delay element, an OR element, and two D-flip-flops, the outputs of the first D-flip-flop, a delay element, an OR element are connected respectively to the D-input of the second D-trigger, the first input OR element, the R-input of the second D-trigger, and the clock input, formation input, reset input, output of the synchronization block are the combined S-input of the first D-trigger and the delay element input, R-input of the first D-trigger and C-input of the second D-flip-flop, C-input of the first D-flip-flop and second the input of the OR element, the output of the second D-trigger, and the D-input of the first D-trigger is connected to a single signal source.

3. The registrar according to claim 2, characterized in that the synchronization unit contains an OR element and two D-flip-flops, the outputs of the first D-flip-flop and the OR element are connected respectively to the D- and R-inputs of the second D-flip-flop, with the clock input and the formation input , reset input, additional sync input, output of the synchronization block are respectively the S-input of the first D-trigger, the combined R-input of the first D-trigger and the C-input of the second D-trigger, the C-input of the first D-trigger and the first input of the OR element, the second input of the OR element, the output of the second D-trigger, and the D-input of the first the first D-flip-flop is connected to a single signal source, the additional clock terminal - to the output of the clock generator.