KR970072746A - 기억소자를 갖는 정합필터의 초기동기확립회로 - Google Patents

Abstract

본 발명은 CDMA 이동통신의 수신부에서 기억소자를 갖는 정합필터의 초기동기확립회로에 관한 것이다.

종래 기술은 초기동기시간이 많이 소요되고, 그에 따른 하드웨어의 양이 많이 필요했던 문제점이 있었다.

이를 해결하기 위해 본 발명은 수신된 의사잡음(PN) 시퀀스의 한 주기(L)를 임의의 부분적인 상관 구간(n)으로 나눈(L/n) 길이의 제1PN 시퀀스와 제1PN 스퀀스의 길이와 동일하게 CDMA 이동통신의 수신부에서 발생된 제2PN 시퀀스를 PN 시퀀스의 한 주기(L)가 될 때까지 논리 연산하는 정합필터와, 정합필터에서 논리 연산된 각 결과의 값이 프로세서의 제어에 의해 L/n시간마다 일시 기억되는 제1기억수단과, 제1기억수단에 기억된 각 결과값과 자체에 기억된 소정의 임계값을 비교 제어하기 위한 프로그램이 기억된 제2기억수단과, 제1기억수단에 기억된 각 결과값의 총합값을 구하고, 그 총합값을 상기 제2기억수단에 기억된 임계값과의 비교에 따라 초기 동기를 확립하는 프로세서로 구성된 것이다.

Description

기억소자를 갖는 정합필터의 초기동기확립회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 따른 초기동기확립회로의 블록 구성도.

Claims (7)

1. 직접 시퀀스 확산 스펙트럼 통신을 이용한 CDMA 이동통신에서 초기동기를 확립하기 위한 회로에 있어서, 수신된 의사잡음(PN) 시퀀스의 한 주기(L)를 임의의 부분적인 상관구간(n)으로 나눈(L/n) 길이의 제1PN 시퀀스와 상기 제1PN 시퀀스의 길이와 동일하게 상기 CDMA 이동통신의 수신부에서 발생된 제2PN 시퀀스를 상기 PN 시퀀스의 한 주기(L)가 될 때까지 논리 연산하는 정합필터와, 상기 정합필터에서 논리 연산된 각 결과의 값이 프로세서의 제어에 의해 L/n시간마다 일시 기억되는 제1기억수단과, 상기 제1기억수단에 기억된 각 결과값과 자체에 기억된 소정의 임계값을 비교 제어하기 위한 프로그램이 기억된 제2기억수단과, 상기 제1기억수단에 기억된 각 결과값의 총합값을 구하고, 그 총합값을 상기 제2기억수단에 기억된 임계값과의 비교에 따라 초기 동기를 확립하는 프로세서로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
2. 제1항에 있어서, 상기 정합필터는 상기 제1PN 시퀀스를 입력받는 입력 데이타용 쉬프트 레지스터와, 상기 입력 데이타용 쉬프트 레지스터에 입력된 제1PN 시퀀스의 순서와 맞추기 위해 상기 수신부에서 조정되는 클럭에 따라 발생된 상기 제2PN 시퀀스가 입력되는 수신용 쉬프트 레지스터와, 상기 입력 데이타용 쉬프트 레지스터에 입력된 제1PN 시퀀스와 상기 수신용 쉬프트 레지스터에서 발생된 제2PN 스퀀스가 동일한지를 판단하기 위해 논리 연산하는 논리 연산부로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
3. 제2항에 있어서, 상기 논리 연산부는 상기 제1PN 시퀀스가 상기 제2PN 시퀀스를 배타적 논리합하는 다수개의 상관기와, 상기 다수개의 상관기에 의해 각각 배타적 논리합된 결과를 논리 반전시키는 인버터로 구성되어, 상기 제1PN 시퀀스와 상기 제2PN 시퀀스가 동일한지를 판단하는 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
4. 제1항 또는 제3항에 있어서, 상기 다수개의 상관기는 상기 제1PN 시퀀스의 부분적인 상판구간(n)에 상응한 수인 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
5. 제1항에 있어서, 상기 제1기억수단은 램(RAM)으로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
6. 제1항에 있어서, 상기 제2기억수단은 램(RO)으로 구성된 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.
7. 제1항에 있어서, 상기 프로세서는 상기 L/n 시간마다 제2PN 시퀀스를 발생하는 것을 특징으로 하는 기억소자를 갖는 정합필터의 초기동기확립회로.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.