KR970076273A - 캐쉬 메모리 컨트롤러 및 이를 제공하는 방법 - Google Patents
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Abstract
호스트 어드레스 버스상의 하위 비트에 접속되는 태그 RAM과 관련되어 작동하는 캐쉬 메모리 컨트롤러가 제공된다. 캐쉬 메모리 컨트롤러는 두 개 이상의 소스로부터 태그 RAM에 기입된 데이터를 선택한다. 이들 소스중의 하나는 스누프 어드레스 시그널을 제공하고 또다른 하나는 무효화 시그널을 제공한다.
판독 동작 동안, 어드레스 버스상의 하위 비트는 태그 RAM을 어드레스 하는 반면에, n상위 비트는 쉬프터와 비교회로로 넘겨진다. 제공된 어드레스의 하위 비트에 따라, 태그 RAM은 n비트 태그 데이터 출력 시그널을 발생시킨다. 만일 이 데이터 출력이 호스트 어드레스 버스상의 n 상위 비트와 정확히 비교되면, 비교회로는 히트(hit)를 표시할 것이다. 만일 비교회로가 히트를 표시하지 않으면, n 상위 어드레스 비트는 태그 RAM 내부에 기입된다. 그런다음, 메인 메모리로부터 데이타가 캐쉬 메모리 내부로 로드 된다. 기입 동작 동안, 하위 비트는 태그 RAM을 어드레스하고, n 상위 비트는 이전과 같이 쉬프터로 넘겨진다. 태그 기입 인에이블 시그널이 발생하자마자, 쉬프터의 출력은 호스트 버스의 하위 어드레스 라인상의 어드레스 라인상의 어드레스에 대응하는 태그 RAM 어드레스 데이터로서 태그 RAM에 기입된다. 그런다음, 데이터는 메인 메모리로부터 캐쉬 메모리 내부로 로드된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 캐쉬 메모리 컨트롤러에 대한 바람직한 실시예를 도시하는 블록도.
Claims (20)
- 다수의 태그 데이터 라인을 갖는 캐쉬 메모리와 함께 사용하는 캐쉬 메모리 컨트롤러에 있어서, 상기 캐쉬 메모리 컨트롤러는 다수의 제1어드레스 라인과 다수의 제2어드레스 라인을 갖는 어드레스 버스에 접속되며, 상기 캐쉬 메모리 컨트롤러가, 다수의 제1어드레스를 제공하는 다수의 제1어드레스 라인에 접속되는 비교회로; 및 다수의 제2어드레스 선에 접속되는 태그 메모리를 구비하며, 상기 태그 메모리는 비교회로에 태그 데이터 출력 시그널을 제공하며, 상기 비교회로는 만일 상기 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하다면 비교회로 출력을 제공하고, 여기서 다수의 제1어드레스 라인은 다수의 제2어드레스 라인과 분리되어 있는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제1항에 있어서, 다수의 제1어드레스 라인에 접속되는 쉬프트 회로를 추가로 포함하고, 상기 쉬프트 회로는 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하지 않는 경우에 다수의 제1어드레스를 저장하는 것이며, 여기서, 다수의 제1어드레스는 인에이블 시그널에 따라 태그 메모리에 추가로 저장되는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제1항에 있어서, 어드레스 버스로부터 입력을 수신하기 위한 다수의 버퍼; 및 제1입력, 제2입력 및 출력을 갖는 OR 게이트를 추가로 구비하고, 상기 출력은 다수의 버퍼 입력에 접속되고, 상기 제1입력은 어드레스 버스에 접속되며, 상기 제2입력은 다수의 무효화 라인에 접속되는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제3항에 있어서, 스누프 어드레스를 수신하는 스누프 시그널 라인을 추가로 구비하며, 상기 스누프 시그널 라인이 다수의 버퍼에 접속되는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제4항에 있어서, 멀티플렉서(multiplexer)를 추가로 구비하며, 상기 멀티플렉서는 다수의 버퍼의 출력에 접속되는 입력을 가지며, 상기 멀티플렉서가 선택적인 인에이블 시그널에 따라, OR 게이트의 제1입력, OR 게이트의 제2입력 또는 스누프 시그널 라인 중의 어느 하나로부터 출력을 제공하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 다수의 태그 데이터 라인을 갖는 캐쉬 메모리와 함께 사용하는 캐쉬 메모리 컨트롤러에 있어서, 상기 캐쉬 메모리 컨트롤러는 다수의 제1어드레스 라인과 다수의 제2어드레스 라인을 갖는 어드레스 버스에 접속되며, 상기 캐쉬 메모리 컨트롤러가, 다수의 제1어드레스를 제공하는 다수의 제1어드레스 라인에 접속되는 비교회로; 다수의 제2어드레스 선에 접속되는 태그 메모리로서, 상기 태그 메모리는 비교회로에 태그 데이터 출력 시그널을 제공하며, 만일 상기 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하다면 상기 비교회로가 비교회로 출력을 제공하는 상기 태그 메모리; 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하지 않으면, 다수의 제1어드레스를 저장하기 위해, 다수의 제1어드레스 라인에 저속되는 제1데이터 경로; 및 인에이블 시그널에 따라 태그 메모리에 다수의 제1어드레스를 제공하는 상기 제1데이터 경로에 접속되는 제2데이터 경로를 구비하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제6항에 있어서, 상기 제1데이터 경로가 다수의 제1어드레스를 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제6항에 있어서, 상기 캐쉬 메모리 컨트롤러가 어드레스 버스로부터 입력을 수신하기 위한 다수의 버퍼, 제1입력, 제2입력 및 출력을 갖는 OR 게이트를 추가로 구비하며, 상기 출력은 다수의 버퍼 입력에 접속되고, 상기 제1입력은 어드레스 버스에 접속되며, 상기 제2입력은 다수의 무효화 라인에 접속되는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제8항에 있어서, 스누프 어드레스를 수신하는 스누프 시그널 라인을 구비하며, 상기 스누프 시그널 라인이 다수의 버퍼에 접속되는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 제9항에 있어서, 멀티플렉서를 추가로 구비하며, 상기 멀티플렉서는 다수의 버퍼의 출력에 접속되고, 상기 멀티플렉서가 선택적인 인에이블 시그널에 따라, OR 게이트의 제1입력, OR게이트의 제2입력 또는 스누프 시그널 라인 중의 어느 하나로부터 출력을 제공하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러.
- 다수의 제1어드레스 라인과 다수의 제2어드레스 라인을 갖는 어드레스 버스에 접속되며, 다수의 태그 데이터 라인을 갖는 캐쉬 메모리와 함께 사용되는 캐쉬 메모리 컨트롤러를 제공하는 방법에 있어서, 다수의 제1어드레스를 제공하는 다수의 제1어드레스 라인에 접속되는 비교회로를 제공하는 단계; 비교회로에 태그 데이터 출력시그널을 제공하며, 다수의 제2어드레스에 접속되는 태그 메모리를 제공하는 단계; 다수의 제1어드레스와 태그 데이터 출력 시그널을 비교하는 단계; 및 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하다면, 비교 회로 출력을 발생시키는 단계를 구비하는 것을 특징으로 하는 캐시 메모리 컨트롤러를 제공하는 방법.
- 제11항에 있어서, 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하지 않다면 다수의 제1어드레스를 저장하는 단계, 인에이블 시그널에 따라 태그 메모리내의 다수의 제1어드레스를 저장하는 단계를 추가로 구비하는 것을 특징으로 하는 캐시 메모리 컨트롤러를 제공하는 방법.
- 제11항에 있어서, 어드레스 버스로부터 입력을 수신하기 위한 다수의 버퍼를 제공하는 단계; 제1입력, 제2입력 및 출력을 갖는 OR 게이트를 제공하는 단계를 추가로 구비하고, 상기 출력은 다수의 버퍼 입력에 접속되고, 상기 제1입력은 어드레스 버스에 접속되며, 상기 제2입력은 다수의 무효화 라인에 접속되는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.
- 제13항에 있어서, 상기 방법이 스누프 어드레스를 수신하는, 다수의 버퍼에 접속되는 스누프 시그널 라인을 제공하는 단계를 추가로 구비하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.
- 제14항에 있어서, 선택적인 인에이블 시그널에 따라 OR게이트의 제1입력, OR게이트의 제2입력 또는 스누프 시그널 라인중 임의의 하나로부터 어드레스를 선택하고, 출력하는 단계를 추가로 구비하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.
- 다수의 제1어드레스 라인과 다수의 제2어드레스 라인을 갖는 어드레스 버스에 접속되며, 다수의 태그 데이터 라인을 갖는 캐쉬 메모리와 함께 사용되는 캐쉬 메모리 컨트롤러를 제공하는 방법에 있어서, 다수의 제1어드레스를 제공하는 다수의 제1어드레스 라인에 접속되는 비교회로를 제공하는 단계; 다수의 제2어드레스 라인에 접속되는 태그 메모리로서, 상기 태그 메모리는 비교회로에 태그 데이터 출력 시그널을 제공하며, 만일 상기 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하다면 상기 비교회로가 비교회로 출력을 제공하는 태그 메모리를 제공하는 단계; 태그 데이터 출력 시그널이 다수의 제1어드레스와 동일하지 않으면, 다수의 제1어드레스를 저장하기 위한, 다수의 제1어드레스 라인에 접속되는 제1데이터 경로를 제공하는 단계; 및 인에이블 시그널에 따라 태그 메모리에 다수의 제1어드레스를 제공하는 상기 제1데이터 경로에 접속되는 제2데이터 경로를 제공하는 단계를 구비하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.
- 제16항에 있어서, 제1데이터 경로를 제공하는 단계가 다수의 제1어드레스를 저장하기 위한 레지스터를 제공하는 단계를 포함하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.
- 제16항에 있어서, 어드레스버스로부터 입력을 수신하기 위한 다수의 버퍼를 제공하는 단계, 제1입력, 제2입력 및 출력을 갖는 OR 게이트를 제공하는 단계를 추가로 구비하며, 상기 출력은 다수의 버퍼 입력에 접속되고, 상기 제1입력은 어드레스 버스에 접속되며, 상기 제2입력은 다수의 무효화 라인에 접속되는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.
- 제18항에 있어서, 다수의 버퍼에 접속되며, 스누프 어드레스를 수신하는 스누프 시그널 라인을 제공하는 단계를 추가로 구비하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.
- 제19항에 있어서, 선택적인 인에이블 시그널에 따라 OR 게이트의 제1입력, OR 게이트의 제2입력 또는 스누프 시그널 라인중 임의의 하나로부터 어드레스를 선택하고 출력하는 단계를 구비하는 것을 특징으로 하는 캐쉬 메모리 컨트롤러를 제공하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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