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KR970029795A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

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KR970029795A
KR970029795A KR1019960056022A KR19960056022A KR970029795A KR 970029795 A KR970029795 A KR 970029795A KR 1019960056022 A KR1019960056022 A KR 1019960056022A KR 19960056022 A KR19960056022 A KR 19960056022A KR 970029795 A KR970029795 A KR 970029795A
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KR
South Korea
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power supply
wiring
power
circuit
signal
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KR1019960056022A
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Inventor
하지메 사토
요시유끼 이시다
Original Assignee
세끼자와 다다시
후지쓰 가부시끼가이샤
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Publication date
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Abstract

본 발명은 셀프 리프레쉬를 포함하는 대기시에 컬럼계회로의 대기전류를 삭감함으로서, 소비전류를 저감할 수 있다. 해결수단은 로우어드레스 스트로브신호(RAS)에 따라서 동작하는 로우어드레스버퍼(14), 로우디코더(16) 및 로우계 제어회로(18)는 전원배선(46)에 접속되어 전원(Vcc)이 공급된다. 컬럼 어드레스 스트로브신호(CAS)에 따라서 동작하는 컬럼 어드레스 버퍼(20), 컬럼디코더(22), 데이터입력버퍼(28), 데이터출럭버퍼(30), 라이트앰프(32) 및 데이터 앰프(34)는 전원배선(48)에 접속된다. 전원공급트랜지스터(44)는 액티브시에 온하여 배선(48)에 전원(Vcc)을 공급하고, 셀프 리프레쉬를 포함하는 대기시에 오프하여 배선(48)으로의 전원(Vcc)의 공급을 차단한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 제1 실시형태의 DRAM을 나타낸 블록도.
도2는 도1의 레벨변환회로를 상세하게 나타낸 회로도.
도3은 도1의 DRAM의 통산 동작시간의 타이밍챠트.
도4는 도1의 DRAM의 셀프 리프레쉬동작시간을 타임챠트.
도5는 제2 실시형태의 DRAM의 개략을 나타낸 블럭도.

Claims (5)

  1. 메모리 셀어레이와, 로우 어드레스 스트로브신호에 따라서 동작하는 로우계회로와, 컬럼 어드레스 스토로브신호에 따라서 동작하는 칼럼계회로를 구비하고, 상기 메모리 셀어레이의 셀프 리프레쉬를 행하도록 한 반도체기억장치에 있어서, 상기 로우계회로에는 제1 전원을 동작전원으로서 공급하고, 상기 컬럼계회로에는 액티브시에 상기 제1 전원을 동작원으로서 공급하고, 셀프 리프레쉬를 포함하는 대기시에 상기 제1 전원보다도 능력이 낮은 제2 전원을 동작전원으로서 공급하도록 한 것이 특징인 반도체기억장치.
  2. 제1항 있어서, 상기 로우계회로에 상기 제1 전원을 공급하기 위한 제1 전운배선과, 상기 컬럼계회로에 동작전원을 공급하기 위한 제2 전원 배선과 액티브시 대기시에 상기 제2 전원배선에 공급하는 동작전원을 상기 제1 전원과 상기 제2 전원으로 절환하기 위한 절환회로를 구비하는 것이 특징인 반도체기억장치.
  3. 제2항에 있어서, 상기 절환회로는, 상기 로우 어드레스 스트로브신호에 따라서 셀프 리프레쉬동작을 행하게 하기 위한 엔트리신호를 출력하는 셀프리프레쉬 앤트리회로와, 상기 제1 전원배선 제2 전원배선사이에 설비되어 상기 엔트리신호에 따라서 오프되어 상기 제1 전원을 차단함으로서 상기 제2 전원을 생성하고 상기 제2 전원배선에 공급하고, 상기 엔트리신호가 출력되어 있지 않을 때 온되어 상기 제1 전원을 상기 제2 전원배선에 공급하는 전원공급 트랜지스터를 구비하는 것이 특징인 반도체기억장치.
  4. 제3항에 있어서, 상기 전원공급 트랜지스터는 pMOS 트랜지스터이고, 상기 절환회로는 상기 엔트리신호를 상기 제1 전원보다도 전압치가 높은 제어신호로 변환하기 위한 레벨변환회로를 구비하는 것이 특징인 반도체기억장치.
  5. 제2항에 있어서, 상기 절환회로는, 상기 로우 어드레스 스토로브신호에 따라서 칩을 대기상태로부터 액티브상태로 절환하기 위한 액티브 엔트리신호를 출력하는 액티브엔트리회로와, 상기 제1 전원배선 및 제2 전원배선 사이에 구비되어 대기시에 상기 액티브 엔트리신호에 따라서 온되어 상기 제1 전원의 전압을 저하시킴으로서 상기 제2 전원을 생성하여 상기 제2 전원배선에 공급하기 위한 전원공급용 nMOS 트랜지스터와, 상기 젭 전원배선간에 설비되어 액티브시에 상기 액티브 엔트리신호에 따라서 온되어 상기 제1 전원을 상기 제1 전원을 상기 제2 전원배선에 공급하기 위한 전원공급용 pMOS 트랜지스터를 구비하는 것이 특징인 반도체기억장치.
KR1019960056022A 1995-11-22 1996-11-21 반도체기억장치 KR100226085B1 (ko)

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JP7304663A JPH09147553A (ja) 1995-11-22 1995-11-22 半導体記憶装置

Publications (2)

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