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KR970018996A - 전류미러회로(a current mirror circuit) - Google Patents

전류미러회로(a current mirror circuit) Download PDF

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Publication number
KR970018996A
KR970018996A KR1019960039222A KR19960039222A KR970018996A KR 970018996 A KR970018996 A KR 970018996A KR 1019960039222 A KR1019960039222 A KR 1019960039222A KR 19960039222 A KR19960039222 A KR 19960039222A KR 970018996 A KR970018996 A KR 970018996A
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KR
South Korea
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current
transistor
transistors
mirror circuit
current mirror
Prior art date
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Application number
KR1019960039222A
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English (en)
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KR100241202B1 (ko
Inventor
데츠로 이타쿠라
차널 지스라후
Original Assignee
니시무로 타이조
가부시기가이샤 도시바
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Publication date
Application filed by 니시무로 타이조, 가부시기가이샤 도시바 filed Critical 니시무로 타이조
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
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Abstract

본 발명은, 회로규모가 작고, 고출력임피던스이며, 복제하는 전류의 정밀도가 취해지고, 또한 출력전압범위가 넓은 전류미러회로를 제공하는 것을 목적으로 한다.
이를 위해 본 발명은, 입력전류가 입력되는 제1전류전압변환수단(2)과, 제2전류전압변환수단(3), 그 콜렉터 혹은 드레인으로부터 출력전류를 출력하고, 그 에미터 혹은 소오스가 제2전류전압변환수단에 접속되는 제1트랜지스터(T1) 및, 제1트랜지스터의 제어전극을 제어하는 제어수단(1)으로 구성되고, 또 제어수단은 제1 및 제2전류전압변환수단에 의해 전류전압변환된 전압을 참조하여 제어수단으로부터 제1 및 제2전류전압변환수단으로 소정의 비율로 전류가 흐르도록 제1트랜지스터를 제어하고 있다.

Description

전류미러회로(A CURRENT MIRROR CIRCUIT)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명의 제1실시예를 설명하기 위한 도면,
도2는 제1실시예의 구체적인 회로를 나타낸 도면,
도3은 제1실시예에 있어서 바이폴라 트랜지스터를 쓴 구성예를 나타낸 도면,
도4는 전류전압변환수단에 트랜지스터를 쓴 구성예를 나타낸 도면,
도5는 도4의 회로구성에서의 구체적인 바이어스수단의 구성을 나타낸 도면.

Claims (80)

  1. 입력전류가 입력되는 제1전류전압변환수단과, 제2전류전압변환수단, 그 콜렉터 혹은 드레인으로부터 출력전류를 출력하고, 그 에미터 혹은 소오스가 상기 제2전류전압변환수단에 접속되는 제1트랜지스터 및, 상기 제1, 제2전류전압변환수단에 의해 변환된 제1, 제2출력전압을 참조하여 상기 제1 및 제2전류전압변환수단에 소정의 비율로 전류가 흐르도록 상기 제1트랜지스터를 제어하는 제어수단을 구비한 것을 특징으로 하는 전류미러회로.
  2. 제1항에 있어서, 상기 제2전류전압변환수단에 제2입력전류를 입력하는 것을 특징으로 하는 전류미러회로.
  3. 제1항에 있어서, 상기 제1 및 제2전류전압변환수단은 제1 및 제2저항에 의해 구성되어 있는 것을 특징으로 하는 전류미러회로.
  4. 제1항에 있어서, 상기 제1 및 제2전류전압변환수단는, 적어도 제2 및 제3트랜지스터와, 상기 제2 및 제3트랜지스터의 제어전극에 공통으로 바이어스전압을 인가하는 제1바이어스수단으로 구성되는 것을 특징으로 하는 전류미러회로.
  5. 제4항에 있어서, 상기 제1바이어스수단은, 상기 제1전류전압변환수단에 의해 전류전압변환된 전압을 기준으로 상기 바이어스전압을 발생하는 것을 특징으로 하는 전류미러회로.
  6. 제5항에 있어서, 상기 제1바이어스수단에 병렬로 용량을 구비하는 것을 특징으로 하는 전류미러회로.
  7. 제5항에 있어서, 상기 제1바이어스수단은, 레벨시프트수단에 의해 구비되는 것을 특징으로 하는 전류미러회로.
  8. 제7항에 있어서, 상기 레벨시프트수단은, 상기 제2 및 제3트랜지스터와 다른 도전형의 제4트랜지스터에 의해 형성되는 소오스 팔로워 혹은 에미터 팔로워로 구성되는 것을 특징으로 하는 전류미러회로.
  9. 제8항에 있어서, 상기 제2∼제4트랜지스터는 전계효과 트랜지스터로 형성되고, 제4트랜지스터의 임계치의 절대치가 제2 및 제3트랜지스터의 임계치의 절대치 보다 작은 것을 특징으로 하는 전류미러회로.
  10. 제5항에 있어서, 상기 제1바이어스수단은, 다이오드접속된 제4트랜지스터로 구성되는 것을 특징으로 하는 전류미러회로.
  11. 제10항에 있어서, 상기 제2∼제4트랜지스터는 전계효과 트랜지스터로 형성되고, 제4트랜지스터의 임계치의 절대치가 제2 및 제3트랜지스터의 임계치의 절대치 보다 작은 것을 특징으로 하는 전류미러회로.
  12. 제10항에 있어서, 상기 제4트랜지스터의 채널폭과 채널길이의 비가, 상기 제2트랜지스터의 채널폭과 채널 길이의 비의 4배 이상인 것을 특징으로 하는 전류미러회로.
  13. 제5항에 있어서, 상기 제1바이어스수단은, 콜렉터·베이스간 혹은 드레인·게이트간에 레벨시프트수단이 접속된 트랜지스터로 구성되는 것을 특징으로 하는 전류미러회로.
  14. 제5항에 있어서, 상기 제1바이어스수단은 레벨시프트수단과 제4전류원에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  15. 제5항에 있어서, 상기 제1바이어스수단은, 다이오드접속된 제4트랜지스터와 제4전류원에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  16. 제5항에 있어서, 상기 제1바이어스수단은, 콜렉터·베이스간 혹은 드레인·게이트간에 레벨시프트수단이 접속된 트랜지스터와 제4전류원으로 구성되는 것을 특징으로 하는 전류미러회로.
  17. 제1항에 있어서, 상기 제1 및 제2전류전압변환수단은, 적어도 제2 및 제3트랜지스터에 의해 구성되고, 상기 제2 및 제3트랜지스터의 제어전극은 모두 상기 제어수단의 출력에 의해 제어되고 있는 것을 특징으로 하는 전류미러회로.
  18. 제1항에 있어서, 상기 제1 및 제2전류전압변환수단은, 적어도 제2 및 제3트랜지스터에 의해 구성되고, 상기 제2 및 제3트랜지스터의 제어전극은 모두 상기 제어수단의 레벨시프트한 출력에 의해 제어되고 있는 것을 특징으로 하는 전류미러회로.
  19. 제18항에 있어서, 상기 레벨시프트수단에 병렬로 용량을 구비하는 것을 특징으로 하는 전류미러회로.
  20. 제1항에 있어서, 상기 제어수단은, 제1 및 제2전류원과, 상기 제2전류전압변환수단에 의해 전류전압변환된 전압을 기준으로 상기 제1전류원의 출력전류를 전압으로 변환하는 제3전류전압변환수단, 상기 제1전류전압변환수단에 의해 전류전압변환된 전압과 상기 제3전류전압변환수단에 의해 변환된 전압의 차를 전류로 변환하는 제1전압전류변환수단 및, 이 제1전압전류변환수단의 출력전류와 상기 제2전류원의 전류를 비교하는 제1전류비교수단에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  21. 제20항에 있어서, 상기 제1 및 제2전류원은, 제3전류원과, 이 제3전류원의 출력전류를 분할하는 전류분할 수단에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  22. 제20항에 있어서, 상기 제1 및 제2전류전압변환수단은, 적어도 제2 및 제3트랜지스터에 의해 구성되고, 상기 제2 및 제3트랜지스터의 제어전극은 모두 상기 제3전류전압변환수단의 출력에 의해 제어되고 있는 것을 특징으로 하는 전류미러회로.
  23. 제22항에 있어서, 상기 제3전류전압변환수단은, 다이오드접속된 제4트랜지스터에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  24. 제23항에 있어서, 상기 제2∼제4트랜지스터는 전계효과 트랜지스터로 형성되고, 제4트랜지스터의 임계치의 절대치가 제2 및 제3트랜지스터의 임계치의 절대치 보다 작은 것을 특징으로 하는 전류미러회로.
  25. 제23항에 있어서, 상기 제4트랜지스터의 채널폭과 채널길이의 비가, 상기 제2트랜지스터의 채널폭과 채널 길이의 비의 4배 이상인 것을 특징으로 하는 전류미러회로.
  26. 제20항에 있어서, 상기 제1 및 제2전류전압변환수단은, 적어도 제2 및 제3트랜지스터에 의해 구성되고, 상기 제2 및 제3트랜지스터의 제어전극은 모두 상기 제3전류전압변환수단의 레벨시프트한 출력에 의해 제어되고 있는 것을 특징으로 하는 전류미러회로.
  27. 제26항에 있어서, 상기 레벨시프트수단에 병렬로 용량을 구비하는 것을 특징으로 하는 전류미러회로.
  28. 제1항에 있어서, 상기 제어수단은, 제1전류전압변환수단에 의해 전류전압변환된 전압을 기준으로 소정의 전압을 발생시키는 제2바이어스수단과, 이 제2바이어스수단의 출력전압을 참조하여 상기 제1 및 제2전류전압변환수단에 의해 전류전압변환된 전압을 전류로 변환하는 제2 및 제3전류전압변환수단과, 제2 및 제3전압전류변환수단의 출력전류를 비교하는 제2전류비교수단에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  29. 제28항에 있어서, 상기 제2바이어스수단에 병렬로 용량을 구비하는 것을 특징으로 하는 전류미러회로.
  30. 제28항에 있어서, 상기 제1 및 제2전류전압변환수단은, 적어도 제2 및 제3트랜지스터에 의해 구성되고, 상기 제2 및 제3트랜지스터의 제어전극은 모두 상기 제2바이어스수단의 출력에 의해 제어되고 있는 것을 특징으로 하는 전류미러회로.
  31. 제30항에 있어서, 상기 바이어스수단은, 상기 제2 및 제3트랜지스터와 다른 도전형의 제4트랜지스터에 의해 형성되는 소오스 팔로워 혹은 에미터 팔로워로 구성되는 것을 특징으로 하는 전류미러회로.
  32. 제31항에 있어서, 상기 제2∼제4트랜지스터는 전계효과 트랜지스터로 형성되고, 제4트랜지스터의 임계치의 절대치가 제2 및 제3트랜지스터의 임계치의 절대치 보다 작은 것을 특징으로 하는 전류미러회로.
  33. 제30항에 있어서, 상기 제2바이어스수단은, 다이오드접속된 제4트랜지스터에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  34. 제33항에 있어서, 상기 제2∼제4트랜지스터는 전계효과 트랜지스터로 형성되고, 제4트랜지스터의 임계치의 절대치가 제2 및 제3트랜지스터의 임계치의 절대치 보다 작은 것을 특징으로 하는 전류미러회로.
  35. 제33항에 있어서, 상기 제4트랜지스터의 채널폭과 채널길이의 비가, 상기 제2트랜지스터의 채널폭과 채널 길이의 비의 4배 이상인 것을 특징으로 하는 전류미러회로.
  36. 제28항에 있어서, 상기 제1 및 제2전류전압변환수단은, 적어도 제2 및 제3트랜지스터에 의해 구성되고, 상기 제2 및 제3트랜지스터의 제어전극은 모두 상기 제2바이어스수단의 레벨시프트한 출력에 의해 제어되고 있는 것을 특징으로 하는 전류미러회로.
  37. 제28항에 있어서, 상기 제2바이어스수단은 제3전류전압변환수단에 의해 구성되고, 상기 제1전류전압변환수단에 의해 전류전압변환된 전압을 기준으로 상기 제2바이어스수단에 의해 발생하는 상기 소정의 전압은 상기 제4전류원의 출력전류에 의해 결정되는 것을 특징으로 하는 전류미러회로.
  38. 제1∼제(N+1)의 복수의 전류전압변환수단과, 그 콜렉터 혹은 드레인으로부터 출력전류를 출력하고, 그 에미터 혹은 소오스가 각각 상기 제2∼제(N+1)의 전류전압변환수단에 접속되는 제1∼제N의 트랜지스터 및, 상기 제1∼제N의 트랜지스터의 제어전극을 각각 제어하는 제1∼제N의 복수의 제어수단으로 구성되며, 적어도 상기 제1전류전압변환수단에는 입력전류가 입력되고, 또 상기 제i(i는 1∼N)의 제어수단은 제1 및 제(i+1)의 전류전압변환수단에 의해 전류전압변환된 전압을 참조하여 상기 제i의 제어수단으로부터 상기 제1 및 제(i+1)의 전류전압변환수단으로 소정의 비율로 전류가 흐르도록 상기 제i의 트랜지스터를 제어하고 있는 것을 특징으로 하는 전류미러회로.
  39. 적어도 입력전류가 입력되는 제2트랜지스터로 구성되는 제1전류전압변환수단과, 제3트랜지스터로 구성되는 제2전류전압변환수단, 그 드레인 혹은 콜렉터로부터 출력전류를 출력하고, 그 소오스 혹은 에미터가 상기 제2전류전압변환수단에 접속되는 제1트랜지스터 및, 상기 제1 및 제2전류전압변환수단에 의해 변환된 전압을 비교하는 전압비교수단에 의해 구성되며, 상기 재1트랜지스터의 제어전극은 상기 전압비교수단의 출력에 의해 제어되고, 또 상기 전압비교수단은 출력을 기준으로 발생한 전압에 의해 상기 제1 및 제2전류전압변환수단을 구성하는 상기 제2 및 제3트랜지스터의 제어전극을 동시에 제어하는 것을 특징으로 하는 전류미러회로.
  40. 제39항에 있어서, 상기 제1 및 제2전류전압변환수단을 구성하는 상기 제2 및 제3트랜지스터의 제어전극은, 모두 상기 전압비교수단의 출력을 레벨시프트수단에 의해 레벨시프트한 전압으로 제어하는 것을 특징으로 하는 전류미러회로.
  41. 제40항에 있어서, 상기 레벨시프트수단에 병렬로 용량을 구비하는 것을 특징으로 하는 전류미러회로.
  42. 적어도 입력전류가 입력되는 제2트랜지스터로 구성되는 제1전류전압변환수단과, 제3트랜지스터로 구성되는 제2전류전압변환수단, 그 드레인 혹은 콜렉터로부터 출력전류를 출력하고, 그 소오스 혹은 에미터가 상기 제2전류전압변환수단에 접속되는 제1트랜지스터 및, 상기 제1 및 제2전류전압변환수단에 의해 각각 변환된 전압을 비교하는 전압비교수단에 의해 구성되며, 상기 재1트랜지스터의 제어전극은 상기 전압비교수단의 출력에 의해 제어되고, 또 상기 전압비교수단의 입력부는 상기 제2트랜지스터와 다른 도전형의 제4 및 제5트랜지스터로 구성되는 차동쌍에 의해 구성되며, 상기 차동쌍의 공통에미터 혹은 공통소오스의 전압을 기준으로 발생한 전압에 의해 상기 제1 및 제2전류전압변환수단을 구성하는 상기 제2 및 제3트랜지스터의 제어전극을 동시에 제어하는 것을 특징으로 하는 전류미러회로.
  43. 적어도 입력전류가 입력되는 제2트랜지스터로 구성되는 제1전류전압변환수단과, 제3트랜지스터로 구성되는 제2전류전압변환수단, 상기 제1전류전압변환수단에 의해 전류전압변환된 전압을 기준으로 소정의 전압을 발생시키는 바이어스수단, 그 드레인 혹은 콜렉터로부터 출력전류를 출력하고, 그 소오스 혹은 에미터가 상기 제2전류전압변환수단에 접속되는 제1트랜지스터 및, 상기 제1 및 제2전류전압변환수단에 의해 각각 전류전압변환된 전압을 비교하는 전압비교수단에 의해 구성되며, 상기 재1트랜지스터의 제어전극은 상기 전압비교수단의 출력에 의해 제어되고, 상기 제1 및 제2전류전압변환수단을 구성하는 상기 제2 및 제3트랜지스터의 제어전극은 모두 상기 바이어스수단에 의해 바이어스되는 것을 특징으로 하는 전류미러회로.
  44. 제43항에 있어서, 상기 바이어스수단에 병렬로 용량을 구비하는 것을 특징으로 하는 전류미러회로.
  45. 제43항에 있어서, 상기 바이어스수단은, 레벨시프트수단에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  46. 제45항에 있어서, 상기 레벨시프트수단은, 상기 제2 및 제3트랜지스터와 다른 도전형의 제4트랜지스터에 의해 형성되는 소오스 팔로워 혹은 에미터 팔로워로 구성되는 것을 특징으로 하는 전류미러회로.
  47. 제46항에 있어서, 상기 제2∼제4트랜지스터는 전계효과 트랜지스터로 형성되고, 제4트랜지스터의 임계치의 절대치가 제2 및 제3트랜지스터의 임계치의 절대치 보다 작은 것을 특징으로 하는 전류미러회로.
  48. 제43항에 있어서, 상기 바이어스수단은, 다이오드접속한 제4트랜지스터에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  49. 제48항에 있어서, 상기 제2∼제4트랜지스터는 전계효과 트랜지스터로 형성되고, 제4트랜지스터의 임계치의 절대치가 제2 및 제3트랜지스터의 임계치의 절대치 보다 작은 것을 특징으로 하는 전류미러회로.
  50. 제48항에 있어서, 상기 제4트랜지스터의 채널폭과 채널길이의 비가, 상기 제2트랜지스터의 채널폭과 채널 길이의 비의 4배 이상인 것을 특징으로 하는 전류미러회로.
  51. 제43항에 있어서, 상기 바이어스수단은, 콜렉터·베이스간 혹은 드레인·게이트간에 레벨시프트수단이 접속된 트랜지스터로 구성되는 것을 특징으로 하는 전류미러회로.
  52. 제43항에 있어서, 상기 바이어스수단은 제3전류전압변환수단과 제1전류원에 의해 구성되고, 상기 제1전류전압변환수단에 의해 전류전압변환된 전압을 기준으로 상기 바이어스수단에 의해 발생하는 상기 소정의 전압은 상기 제1전류원의 출력전류에 의해 결정되는 것을 특징으로 하는 전류미러회로.
  53. 적어도 입력전류가 입력되는 제(N+1)의 트랜지스터로 구성되는 제1전류전압변환수단과, 제(N+2)∼제(2N+1)의 트랜지스터로 구성되는 제2∼제(N+1)의 전류전압변환수단, 상기 제1전류전압변환수단에 의해 전류전압변환된 전압을 기준으로 소정의 전압을 발생시키는 바이어스수단, 그 드레인 혹은 콜렉터로부터 출력전류를 출력하고, 그 에미터 혹은 소오스가 상기 제2∼제(N+1)의 전류전압변환수단에 접속되는 제1∼제N의 트랜지스터 및, 상기 제1전류전압변환수단에 의해 전류전압변환된 전압과 상기 제i(i는 1∼N)의 전류전압변환수단에 의해 전류전압변환된 전압을 비교하는 제1∼제N의 전압비교수단에 의해 구성되며, 상기 제1∼제N의 트랜지스터의 제어전극은 각각 상기 전압비교수단의 출력에 의해 제어되고, 또 상기 제1∼제(N+1)의 전류전압변환수단을 구성하는 제(N+1)∼제(2N+1)의 트랜지스터의 제어전극은 모두 상기 바이어스수단에 의해 제어되고 있는 것을 특징으로 하는 전류미러회로.
  54. 적어도 제1입력전류가 입력되는 제1입력단자와, 제1출력전류를 출력하는 제1출력단자, 게이트 혹은 베이스가 공통접속되어 있는 제1 및 제2트랜지스터, 소오스 혹은 에미터가 제1트랜지스터의 드레인 혹은 콜렉터에 접속되고, 드레인 혹은 콜렉터가 상기 제1 및 제2트랜지스터의 공통게이트 혹은 공통베이스에 접속되며, 게이트 혹은 베이스가 상기 입력단자에 접속된 제3트랜지스터, 소오스 혹은 에미터가 상기 제2트랜지스터의 드레인 혹은 콜렉터에 접속되고, 또 게이트 혹은 베이스가 상기 제3트랜지스터의 게이트 혹은 베이스와 공통접속되며, 드레인 혹은 콜렉터가 출력단자에 접속되어 있는 제4트랜지스터 및, 상기 제3 및 제4트랜지스터의 공통게이트 혹은 공통베이스와 상기 제3트랜지스터의 드레인 혹은 콜렉터간에 접속된 제1저항에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  55. 제54항에 있어서, 제2∼제n의 출력단자와, 상기 제4트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 제2∼제n의 출력단자에 접속되어 있는 제5∼제(n+3)의 트랜지스터 및, 상기 제2트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 상기 제5∼제(n+3)의 트랜지스터의 소오스 혹은 에미터에 접속되어 있는 제(n+4)∼제(2n+2)의 트랜지스터를 더 갖춘 것을 특징으로 하는 전류미러회로.
  56. 적어도 제1입력전류가 입력되는 제1입력단자와, 제1출력전류를 출력하는 제1출력단자, 게이트 혹은 베이스가 공통접속되어 있는 제1 및 제2트랜지스터, 소오스 혹은 에미터가 제1트랜지스터의 드레인 혹은 콜렉터에 접속되고, 드레인 혹은 콜렉터가 상기 제1 및 제2트랜지스터의 공통게이트 혹은 공통베이스와, 상기 입력단자에 접속된 제3트랜지스터, 소오스 혹은 에미터가 상기 제2트랜지스터의 드레인 혹은 콜렉터에 접속되고, 또 게이트 혹은 베이스가 상기 제3트랜지스터의 게이트 혹은 베이스와 공통접속되며, 드레인 혹은 콜렉터가 출력단자에 접속되어 있는 제4트랜지스터 및, 상기 제3 및 제4트랜지스터의 공통게이트 혹은 공통베이스와 상기 제3트랜지스터의 드레인 혹은 콜렉터간에 접속된 제1저항 및, 상기 제3 및 제4트랜지스터의 공통게이트 혹은 공통베이스와 상기 제1저항의 접속점에 제1바이어스전류를 공급하는 제1전류원에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  57. 제56항에 있어서, 상기 제1전류원으로부터 공급되는 제1바이어스전류에 따라 제2바이어스전류를 상기 제2트랜지스터의 드레인 혹은 콜렉터에 공급하는 제2전류원을 더 구비하는 것을 특징으로 하는 전류미러회로.
  58. 제54항 또는 제56항에 있어서, 상기 제1저항에 병렬로 제1용량을 접속하는 것을 특징으로 하는 전류미러회로.
  59. 제56항에 있어서, 제2∼제n의 출력단자와, 상기 제4트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 제2∼제n의 출력단자에 접속되어 있는 제5∼제(n+3)의 트랜지스터 및, 상기 제2트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 상기 제5∼제(n+3)의 트랜지스터의 소오스 혹은 에미터에 접속되어 있는 제(n+4)∼제(2n+2)의 트랜지스터를 더 갖춘 것을 특징으로 하는 전류미러회로.
  60. 적어도 제1입력전류가 입력되는 제1입력단자와, 제1출력전류를 출력하는 제1출력단자, 게이트 혹은 베이스가 공통접속되어 있는 제1 및 제2트랜지스터, 소오스 혹은 에미터가 제1트랜지스터의 드레인 혹은 콜렉터 및 상기 입력단자에 접속되고, 드레인 혹은 콜렉터가 상기 제1 및 제2트랜지스터의 공통게이트 혹은 공통베이스에 접속된 제3트랜지스터, 소오스 혹은 에미터가 상기 제2트랜지스터의 드레인 혹은 콜렉터에 접속되고, 또 게이트 혹은 베이스가 상기 제3트랜지스터의 게이트 혹은 베이스와 공통접속되며, 드레인 혹은 콜렉터가 출력단자에 접속되어 있는 제4트랜지스터 및, 상기 제3 및 제4트랜지스터의 공통게이트 혹은 공통베이스와 상기 제3트랜지스터의 드레인 혹은 콜렉터간에 접속된 제1저항 및, 상기 제3 및 제4트랜지스터의 공통게이트 혹은 공통베이스와 상기 제1저항의 접속점에 제1바이어전류를 공급하는 제1전류원에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  61. 제54항, 제56항 또는 제60항에 있어서, 상기 제1 및 제2트랜지스터의 소오스 혹은 에미터는, 각각 제2 및 제3저항을 매개해서 접속되어 있는 것을 특징으로 하는 전류미러회로.
  62. 제60항에 있어서, 상기 제1전류원으로부터 공급되는 제1바이어스전류에 따라 제2바이어스전류를 상기 제2트랜지스터의 드레인 혹은 콜렉터에 공급하는 제2전류원을 더 구비하는 것을 특징으로 하는 전류미러회로.
  63. 제60항에 있어서, 상기 제1트랜지스터의 드레인·게이트간 혹은 콜렉터·베이스간에 제1용량을 접속하는 것을 특징으로 하는 전류미러회로.
  64. 제60항에 있어서, 상기 제3트랜지스터의 소오스·게이트간 혹은 에미터·베이스간에 제2용량을 접속하는 것을 특징으로 하는 전류미러회로.
  65. 제54항, 제56항 또는 제60항에 있어서, 상기 제4트랜지스터의 소오스 혹은 에미터가, 제2입력전류가 입력되는 제2입력단자인 것을 특징으로 하는 전류미러회로.
  66. 제60항에 있어서, 제2∼제n의 출력단자와, 상기 제4트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 제2∼제n의 출력단자에 접속되어 있는 제5∼제(n+3)의 트랜지스터 및, 상기 제2트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 상기 제5∼제(n+3)의 트랜지스터의 소오스 혹은 에미터에 접속되어 있는 제(n+4)∼제(2n+2)의 트랜지스터를 더 갖춘 것을 특징으로 하는 전류미러회로.
  67. 입력전류를 흘리는 제1트랜지스터와, 게이트 혹은 베이스가 제1트랜지스터의 게이트 혹은 베이스에 공통접속되어 있는 제2트랜지스터, 소오스 혹은 에미터가 제1트랜지스터의 드레인 혹은 콜렉터에 접속되고, 드레인 혹은 콜렉터가 상기 제1 및 제2트랜지스터의 공통게이트 혹은 공통베이스에 접속된 제3트랜지스터, 소오스 혹은 에미터가 상기 제2트랜지스터의 드레인 혹은 콜렉터에 접속되고, 또 게이트 혹은 베이스가 상기 제3트랜지스터의 게이트 혹은 베이스와 공통접속되며, 드레인 혹은 콜렉터로부터 출력전류가 출력되는 제4트랜지스터 및, 상기 제3 및 제4트랜지스터의 공통게이트 혹은 공통베이스와 상기 제3트랜지스터의 드레인 혹은 콜렉터간에 접속된 제1저항에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  68. 제67항에 있어서, 상기 제3 및 제4트랜지스터는 전계효과 트랜지스터로 구성되고, 그 임계치가 상기 제1 및 제2트랜지스터의 임계치 혹은 Vbe보다 낮은 것을 특징으로 하는 전류미러회로.
  69. 제67항에 있어서, 제2∼제n의 출력단자와, 상기 제4트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 제2∼제n의 출력단자에 접속되어 있는 제5∼제(n+3)의 트랜지스터 및, 상기 제2트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 상기 제5∼제(n+3)의 트랜지스터의 소오스 혹은 에미터에 접속되어 있는 제(n+4)∼제(2n+2)의 트랜지스터를 더 갖춘 것을 특징으로 하는 전류미러회로.
  70. 입력전류를 흘리는 제1트랜지스터와, 게이트 혹은 베이스가 제1트랜지스터의 게이트 혹은 베이스에 공통접속되어 있는 제2트랜지스터, 소오스 혹은 에미터가 제1트랜지스터의 드레인 혹은 콜렉터에 접속된 제3트랜지스터, 소오스 혹은 에미터가 상기 제2트랜지스터의 드레인 혹은 콜렉터에 접속되고, 또 게이트 혹은 베이스가 상기 제3트랜지스터의 게이트 혹은 베이스와 공통접속되며, 드레인 혹은 콜렉터로부터 출력전류가 출력되는 제4트랜지스터, 상기 제3트랜지스터의 드레인 혹은 콜렉터전압을 증폭하는 버퍼 앰프 및, 이 버퍼 앰프의 출력을 레벨시프트하는 제1레벨시프트회로를 구비하고, 상기 제3 및 제4트랜지스터의 공통게이트 혹은 공통베이스가 상기 버퍼 앰프의 출력에 접속되며, 상기 제1레벨시프트회로의 출력이 상기 제1 및 제2트랜지스터의 공통게이트 혹을 공통베이스에 접속되고, 상기 버퍼 앰프의 입력부가 상기 제1트랜지스터와 다른 도전형의 제5트랜지스터로 구성되며, 상기 버퍼앰프의 입력이 상기 제5트랜지스터의 게이트 혹은 베이스에 접속되어 있는 것을 특징으로 하는 전류미러회로.
  71. 제70항에 있어서, 상기 버퍼 앰프는 상기 제5트랜지스터로 구성되는 소오스팔로워로 구성되고, 상기 제5트랜지스터의 임계치전압의 절대치는 상기 제3트랜지스터의 임계치전압의 절대치보다 작은 것을 특징으로 하는 전류미러회로.
  72. 제71항에 있어서, 상기 레벨시프트회로는, 저항 혹은, 게이트가 상기 제5트랜지스터의 게이트에 공통접속되고 드레인이 상기 제5트랜지스터의 소오스에 접속된 제5트랜지스터와 동일 도전형의 트랜지스터로 구성되는 것을 특징으로 하는 전류미러회로.
  73. 제70항에 있어서, 상기 버퍼 앰프는 출력으로부터 부입력으로의 귀환경로를 갖춘 차동증폭회로에 의해 구성되는 것을 특징으로 하는 전류미러회로.
  74. 제73항에 있어서, 상기 차동증폭회로는 입력에 오프셋을 갖는 것을 특징으로 하는 전류미러회로.
  75. 제73항에 있어서, 상기 귀환경로에 제2레벨시프트회로를 갖춘 것을 특징으로 하는 전류미러회로.
  76. 제70항에 있어서, 상기 제1트랜지스터의 게이트 혹은 베이스가 상기 제3트랜지스터의 드레인 혹은 콜렉터와의 사이에 용량이 접속되어 있는 것을 특징으로 하는 전류미러회로.
  77. 제70항에 있어서, 상기 입력전류는 제1트랜지스터의 드레인 혹은 콜렉터로부터 입력되는 것을 특징으로 하는 전류미러회로.
  78. 제70항에 있어서, 상기 입력전류는 제3트랜지스터의 드레인 혹은 콜렉터로부터 입력되는 것을 특징으로 하는 전류미러회로.
  79. 제70항에 있어서, 제2입력전류가 제2트랜지스터의 드레인으로 입력되는 것을 특징으로 하는 전류미러회로.
  80. 제70항에 있어서, 상기 제4트랜지스터의 게이트 혹은 베이스에 공통으로 접속되어 있는 제5∼제(n+3)의 트랜지스터와, 상기 제2트랜지스터의 게이트 혹은 베이스에 공통으로 접속되고, 또 드레인 혹은 콜렉터가 각각 상기 제5∼제(n+3)의 트랜지스터의 소오스 혹은 에미터에 접속되어 있는 제(n+4)∼제(2n+2)의 트랜지스터를 구비하고, 상기 제5∼제(n+3)의 트랜지스터의 각각의 드레인 혹은 콜렉터로부터 출력전류를 출력하는 것을 특징으로 하는 전류미러회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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