KR970000425B1

KR970000425B1 - BiCMOS형 전계효과 트랜지스터 및 그의 제조방법

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Publication number: KR970000425B1
Application number: KR1019900014891A
Authority: KR
Inventors: 김영민; 강성준; 유종선
Original assignee: 이해욱; 한국전기통신공사; 경상현; 재단법인한국전자통신연구소
Priority date: 1990-09-20
Filing date: 1990-09-20
Publication date: 1997-01-09
Also published as: JPH05283621A; JPH0831542B2; KR920007200A; US5194396A

Abstract

내용 없음.

Description

BiCMOS형 전계효과 트랜지스터 및 그의 제조방법

제1도는 본 발명의 제조 과정을 나타낸 단면도.

제2도는 본 발명의 단면도.

제3도는 본 발명의 평면도.

제4도는 본 발명의 등가회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 산화막

4 : N형 매몰층 7 : P형 격리층

9 : P형 우물층 10 : 질화실리콘막

15 : P형 베이스층 18 : 게이트 산화막

25 : 소오스 26 : 드레인

30 : 금속배선

본 발명은 반도체 장치에 관한 것으로, 특히 대규모 직접회로(Very Large Scale Intergrated Circuit)에 사용되는 BiCMOS형 전계효과 트랜지스터 및 그의 제조방법에 관한 것이다.

종래의 BiCMOS형 전계효과 트랜지스터는 바이폴라(Bipolar) 소자와 MOS(Metall Oxide Semiconductor) 소자가 각각 분리된 상태에서 실리콘(Si) 기판상에 존재하기 때문에, 이 두 개의 소자를 서로 연결하기 위해 금속배선을 사용하였다.

그리고, BiCMOS 소자의 장점인 전류구동능력을 얻기 위해서는 NMOS의 드레인 부분이 NPN 바이폴라소자의 콜렉터에 연결되고 NMOS의 소오스 부분이 NPN 바이폴라 소자의 베이스에 연결되도록 한 경우가 많다.

마찬가지로 PMOS의 드레인 부분이 NPN 바이폴라 소자의 베이스에 연결되고, PMOS의 소오스 부분이 NPN 바이폴라 소자의 콜렉터에 연결된다.

이와 같은 NPN-NMOS, NPN-PMOS쌍은 각각 상보형(Complementary) 소자로서 작용하여 마치 CMOS(Complementary Metal Oxide Semiconductor)처럼 연결한 경우 상보형 동작을 하게 되어 논리회로로 사용될 경우에 전력 소모가 없게 된다.

이러한 회로 구성을 위하여 종래의 방식대로 바이폴라와 MOS 소자를 분리해서 따로 제작할 경우 외부연결이 필요하게 되고 각 회로마다 외부 연결을 하게 되면 칩(chip) 전체에서 금속선 연결을 위한 면적이 많이 소모되는 문제점이 있었다.

이에 따라 본 발명은 금속선 연결면적을 감소시켜 집적도가 증가되면서 동작특성이 향상되도록 한 BiCMOS 전계효과 트랜지스터 및 제조방법을 제공하는 것을 그 목적으로 한다.

이를 위하여 본 발명은 NPN-MNOS쌍이나 NPN-PMOS쌍의 필요한 연결에 외부 금속선을 사용하지 않고 NPN 바이폴라 소자와 NMOS 소자가 하나로 병합되고, NPN 바이폴라 소자와 PMOS 소자가 하나로 병합되어 바이폴라 소자의 콜렉터 및 베이스가 CMOS의 드레인 및 소오스를 공유하도록 하면서 바이폴라 트랜지스터가 CMOS의 벌크(bulk)영역을 공유하도록 함으로써 NPN-PMOS쌍의 경우에는 확산층을 공유하도록 하고, NPN-NMOS상의 경우에는 연결부의 확산층을 서로 접합시켜 접합부에 금속선을 연결하여 금속선의 연결면적을 감소시키면서 그 집적도가 증가됨은 물론, 금속접합에 의한 RC 지연시간을 감소시켜 동작속도가 향상되도록 하는데 목적이 있다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 일실시예에 따른 제조과정을 순서대로 도시한 것이다.

제1(a)도를 참조하면, 먼저 15-25Ω㎝의 P형 실리콘 기판(1)의 상면에 산화막(2)을 증착한다. 이어서, 제1(b)도,(c)에 도시한 바와 같이, 산화막(2)위에 감광막(3)을 도포한 다음 감광막을 패터닝하여 산화막(2)이 선택적으로 노출되도록 감광막 패턴을 형성한 다음 노출된 산화막(2)을 제거하여 반도체 기판(1)에 불순물을 주입하기 위한 이온주입용 마스크 패턴을 형성한 후 노출된 반도체 기판에 비소(As)이온을 이온주입하여 N형 매몰층(4)을 형성하고 잔존하는 감광막 패턴과 산화막으로 된 이온주입형 마스크 패턴을 제거한 후 반도체 기판을 고온 열처리하여 불순물을 활성화 시킨다. 이때 매몰층 불순물로서는 그 위에 적층될 N형 에피택셜(epitaxial)층 콜렉터의 외부 확산(out diffusion)을 고려하여 인(P)보다 확산계수가 낮은 안티몬(Sb)또는 비소(As)를 주입한다.

이어서, 제1(d)도에 도시한 바와 같이, N형 매몰층(4)에 형성된 P형 실리콘 기판(1)의 상면에 10-15Ω㎝의 P형 불순물이 도핑된 에피택셜층(5)을 1.5-2.0㎛의 두께로 증착한다. 이때 N형 매몰층(4)은 확산하여 증착되는 에피택셜층(5)의 내부로 확산하여 전체의 형상이 타원형의 형상을 갖는다.

이어서, 제1(e)도에 도시한 바와 같이, 에피택셜층(5)의 전면에 감광막(6)을 도포한 후 N형 매몰층(4)의 상측부가 소정의 폭으로 노출되도록 패터닝한다. 이어서, 제1도(f)에 도시한 바와 같이, 상기 패터닝된 감광막(6)을 불순물의 이온주입 마스크로 하여 붕소(Boron)을 1×10¹⁴/㎠의 불순물 밀도와 120KeV의 에너지로 이온주입하여 N형 매몰층(4)의 사이에 상단 경계부의 에피택셜층(5)에 P형 격리층(7)이 상기 N형 매몰층(4)에 근접하게 내려가도록 하고, 이때 공기중의 실리콘(Si)과 산소(O₂)가 결합되어 표면에 규소산화막(SiO₂)층(7a)이 형성되면서 붕소(Boron)가 대기중으로 방출되는 것을 방지한다.

이어서, 제1(g)도에 도시한바와 같이, P형 격리층(7)이 형성된 규소산화막층(7a)의 상면에 감광막(8)을 도포하고 패터닝하여 P형 우물 마스크 패턴을 형성한 후 전면에 붕소(Boron)를 5×10¹²/㎠의 불순물밀도와 60KeV의 에너지로 이온주입한다.

이어서, 제1(h)도에 도시한 바와 같이, 감광막(8)을 제거하고 고온 열처리 작업으로 P형 우물층(9)의 깊이가 실리콘 기판(1)으로부터 1.0㎛정도가 되도록 한다.

이어서, 제1(j)도에 도시한 바와 같이, P형 우물층(9)이 형성된 규소산화막층(7a)의 상면에 질화실리콘(Si₃N₄)막(10)을 얇게 증착하여 붕소(Boron)이 외부로 방출되는 것을 방지한다.

이어서, 제1(k)도에 도시한 바와 같이, 질화실리콘막(10)의 전면에 감광막(11)을 도포한 후 이를 패터닝하여 P형 격리층(7)과 P형 우물층(9)이 선택적으로 노출되도록 감광막 패턴을 형성한 후 노출된 질화실리콘막(10)의 일부를 제거한다.

이어서, 제1(l)도에 도시한 바와 같이, 전면에 감광막(12)를 도포하고 P형 격리층(7)의 주변부에 붕소(Boron)를 1×10¹³/㎠의 불순물 밀도와 60KeV의 에너지로 이온주입한다.

이어서, 제1(m)도,(n)에 도시한 바와 같이, 감광막(11),(12)을 제거하고 일부가 제거된 질화실리콘막(10)을 이용하여 노출된 규소표면을 8000Å의 두께로 열화시켜 규소산화막층(13)으로서 필드영역을 정의한 후 잔존하는 질화실리콘막(10)을 완전히 제거한다.

이는 일반적으로 LOCOS(Local Oxidation of Silicon)공정을 채택하지만 SWAMI(Side Wall Maskde Isolation) 또는 홈(Trench) 격리공정을 사용하여도 무방하다.

이어서, 제1(o)도에 도시한 바와 같이, 전면에 감광막(14)을 도포한 후 활성영역의 일측이 소정의 폭으로 노출되도록 패터닝하여 베이스영역이 형성될 부분이 노출되도록 감광막 패턴을 형성하고, 붕소(Boron)를 5×10¹³/㎠의 불순물 밀도와 80KeV의 에너지로 이온주입한다.

이어서, 제1(p)도에 도시한 바와 같이, 베이스층을 형성하기 위해 기판을 열처리하여 P형 우물층(9)에 접하는 동시에 0.5㎛의 접합깊이를 갖는 P형 베이스층(15)을 형성한 후 감광막(14)을 제거한다.

이어서, 제1(q)도에 도시한 바와 같이, 전면에 감광막(16)을 도포한 후 활성화 영역을 기준으로 NMOS 문턱전압 조절 마스크 작업을 하여 활성화 영역에 붕소(Boron)를 45KeV의 에너지로 이온주입한다. 이때 불순물 밀도는 문턱전압에 따라 5-7×10¹¹/㎠ 범위로 한다.

이어서, 감광막(16)을 제거하고, 전면에 감광막(17)을 도포한 후 이를 패터닝하여 PMOS 문턱전압 조절 마스크를 형성한후 PMOS 영역에 붕소(Boron)를 45KeV의 에너지로 이온주입하고 불순물 밀도는 문턱전압에 따라 3-5×10¹¹/㎠의 범위로 한다.

이어서, 제1(s)도에 도시한 바와 같이 TCE(trichloroethylence)와 산소의 분위기에서 1000℃의 온도로 게이트 산화막(18)을 400Å의 두께로 열산화 방법으로 성장한 다음 산화막(18)위에 저압화학 기상증착(Low Pressure Chemical Vapor Deposition) 방법으로 다결정 규소(19)를 3800Å의 두께로 증착하고, 다결정 규소(19)에 POCl₃분위기에서 N 불순물을 도우핑 시킨다.

이어서, 제1(t)도에 도시한 바와 같이, 다결정규소(19)의 전면에 감광막(20)을 도포한 후 각 활성영역에 형성되는 MOS 트랜지스터의 게이트 형성부분을 정의하기 위해 감광막 패턴을 형성한 후 이를 식각 마스크로 하여 노출된 산화막(18)과 다결정 규소(19)를 제거하여 MOS의 게이트 영역과 다결정 규소저항영역(22)을 정의한다.

이어서, 제1(u)도에 도시한 바와 같이, 상기 감광막(20)을 남겨둔 채로 전면에 감광막(23)을 도포한 후 이를 패터닝하여 각 활성영역의 P형 베이스층(15)의 일측부분이 노출되도록 P형 소오스/드레인 마스크 작업을 하여 감광막이 제거된 부분에 붕소(Boron)를 5×10¹⁵/㎠의 불순물 밀도와 45KeV의 에너지로 이온주입한다.

이어서, 제1(v)도에 도시한 바와 같이, 감광막(20)(23)을 완전히 제거하고 다른 감광막(24)을 도포한 후 N형 소오스/드레인 마스크 작업을 하여 비소(As)를 4×10¹⁵/㎠의 도오즈와 45KeV의 에너지로 이온주입한다.

이어서, 제1(w)도에 도시한 바와 같이, 감광막(24)을 제거하고 960℃의 질소분위기에서 30분간 열처리를 하여 붕소와 비소를 같이 활성화 시켜 소오스/드레인(25),(26)을 형성한다.

이어서, 제1(x)도에 도시한 바와 같이, 기판의 전면에 산화막(27)을 7000Å의두께로 증착한다.

이어서, 제1(y)도에 도시한 바와 같이, 산화막(27)을 선택적으로 패터닝하여 PMOS-NPN 트랜지스터와 NMOS-NPN 트랜지스터의 금속전극 콘택홀(28)을 형성한다.

이어서, 제1(z)도,(za)에 도시한 바와 같이, 금속전극을 형성하기 위한 금속으로서 전면에 알루미늄(Al)(29)을 1㎛의 두께로 증착한 다음 이를 하고 금속콘택홀(28)을 기준으로하여 금속마스크 작업을 하여 금속배선(30)을 패터닝한다.

제2도는 BiCMOS형 전계효과 트랜지스터를 완성한 상태를 도시한 것으로, N형 확산층(26e,26d) 및 P형 확산층(5d,15b)에 의하여 NPN 트랜지스터를 형성하고, N형 확산층(26c), P형 확산층(9) 및 N형 확산층(26b)에 의하여는 N채널 MOS 반도체 장치(NMOS)를 형성한다.

또한, 금속배선(30b)은 두 반도체 장치 즉 NPN 트랜지스터와 NMOS 트랜지스터를 연결하는 역할을 한다.

이는 P형 확산층(5a)이 PN 접합을 이루고 내부 포텐셜(built-in potential)이 형성되므로 이 전압을 극복하기 위하여 외부에서 금속으로 연결시켜줄 필요가 있다.

그리고 P형 격리층(7b)을 중심으로 왼쪽에 있는 N형 확산층(26d), P형 확산층(25b) 및 N형 확산층(26e)에 의하여는 NPN 트랜지스터를 형성하고, P형 확산층(25b), N형 에피택셜층(5d) 및 P형 확산층(25c)에 의하여는 P채널 MOS 트랜지스터(PMOS)를 형성한다.

여기서는 P형 확산층(25b)을 공유함으로써 NPN 트랜지스터(바이폴라 소자)와 P채널 MOS 트랜지스터(PMOS 소자)의 두 반도체 장치가 내부적으로 연결됨을 알 수 있다.

그러므로 NPN-PMOS 트랜지스터쌍은 두 반도체 장치를 연결할 금속도선의 공정이 필요없게 되고, 이에 따라 NPN-NMOS 트랜지스터쌍에 비해 공정이 더욱 간단할 뿐만 아니라 칩면적을 감소시키는 효과가 있다.

제3도는 제2도의 평면도를 나타낸 것으로, 31은 소자분리형 P 확산층을, 32는 N 매몰층을, 33은 P형 베이스를, 34는 P형 우물을, 35는 다결정 실리콘 게이트를, 36은 활성영역을, 37은 금속접점을, 38은 에미터를, 39는 콜렉터를 각각 나타내다.

그리고, 제4도의 (a)와 (b)는 P채널 BiCMOS와 N채널 BiCMOS를 각각 나타낸 것으로 Q1은 PMOS 트랜지스터를, Q2와 Q4는 NPN 트랜지스터를, Q3은 NMOS트랜지스터를 각각 나타낸다.

Claims

P형 실리콘 기판(1)위에 산화막(2)을 증착한 후 패터닝하여 매몰층 마스크 패턴을 형성하고 비소(As)이온으로 주입하여 N형 매몰층(4)을 형성하는 단계와, 실리콘 기판(1)의 전면에 에피택셜층(5)을 형성하고, 에피택셜층(5)의 표면을 선택적으로 마스킹한 후 붕소(Boron)를 이온주입하여 상기 N형 매몰층(4)의 경계부분에 P형 격리층(7)을 형성하는 단계와, P형 우물층 마스크 공정을 수행하고 붕소(Boron)를 5×10¹²/㎠의 불순물 밀도와 60KeV의 에너지로 이온주입한 후 고온 열처리하여 P형 우물층(9)을 형성하는 단계와, 기판의 전면에 질화실리콘(10)을 얇게 증착하고 필드영역 마스크 작업과 필드이온주입 마스크 작업을 하여 필드영역형성을 위한 붕소를 1×10¹³/㎠의 불순물 밀도와 60KeV의 에너지로 이온주입하는 단계와, 상기 필드영역으로 정의된 영역을 열산화하여 규소산화막층(13)을 형성하여 다수개의 필드영역과 활성영역을 정의하는 단계와, 각 활성영역의 NPN트랜지스터의 베이스를 정의하기 위해 베이스 마스크 공정을 수행하고 붕소를 5×10¹³/㎠의 불순물 밀도와 80KeV의 에너지로 이온주입한 후 열처리하여 각 활성 영역의 일측에 소정의 폭과 깊이를 갖는 P형 베이스층(15)을 형성하는 단계와, 일 활성영역에 NPN-NMOS로 형성되는 BiCMOS 트랜지스터 영역의 문턱전압 조절 마스크 작업을 하여 NMOS의 활성화 영역에 붕소를 45KeV의 에너지와 5-7×10¹¹/㎠의 불순물 밀도로 불순물 이온을 주입하는 단계와, 타 활성영역에 NPN-PMOS로 형성되는 BiCMOS 트랜지스터 문턱전압 조절 마스크 작업을 하여 PMOS영역에 붕소를 45KeV의 에너지와 3-5×10¹¹/㎠의 불순물 밀도로 이온주입하는 단계와, 기판의 전표면에 TCE와 산소의 분위기에서 400Å의 두께로 열산화하여 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막의 전면에 저압화학 증기증착법으로 다결정 규소(19)를 3800Å의 두께로 증착하고 게이트 마스크 작업을 하여 MOS 게이트전극(21,22)을 형성하는 단계와, NPN-PMOS 트랜지스터와 NPN-NMOS 트랜지스터의 영역의 P형 소오스/드레인 마스크 작업을 하여 붕소를 5×10¹⁵/㎠의 도오즈와 45KeV의 에너지로 이온주입하는 단계와, NPN-PMOS 트랜지스터와 NPN-NMOS 트랜지스터 영역의 N형 소오스/드레인 마스크 작업을 하여 비소를 4×10¹⁵/㎠의 도오즈와 45KeV의 에너지로 이온주입하는 단계와, 950℃의 질소 분위기에서 30분간 열처리하여 붕소와 비소를 활성화 시켜 NPN-PMOS 트랜지스터와 NPN-NMOS 트랜지스터영역의 소오스/드레인(25),(26) 및 에미터와 콜렉터를 형성하는 단계와, 기판의 전면에 산화막을 7000Å의 두께로 증착한 후 이를 선택적으로 패터닝하여 콘택홀(28)을 형성하는 단계와, 기판의 전면에 알루미늄(29)을 1㎛의 두께로 증착하고 이를 패터닝하여 각 콘택홀(28)을 통해 소오스/드레인에 접촉되는 금속배선(30)을 형성하는 단계를 포함하는 것을 특징으로 하는 BiCMOS형 전계효과 트랜지스터의 제조 방법.
일 활성영역에 NPN-PMOS 트랜지스터가 형성되고, 타 활성영역에 NPN-NMOS 트랜지스터가 형성되어 NPN 트랜지스터가 PMOS와 NMOS 트랜지스터의 동작에 따라 상보적으로 동작하도록 구성되는 BiCMOS 전계효과 트랜지스터에 있어서, 일 활성영역의 BiCMOS는 PMOS의 드레인(25c)와 NPN 바이폴라 트랜지스터의 콜렉터(26e)가 금속배선(30e)를 공유하고 PMOS의 소오스(25b)와 NPN 바이폴라 트랜지스터의 에미터(25b)는 서로를 공유하며, 타 활성영역의 NMOS의 소오스(26b)와 NPN 바이폴라 트랜지스터의 베이스(25a)가 서로 금속배선(30b)를 공유하고 NMOS의 드레인과 NPN 바이폴라 트랜지스터의 베이스가 서로 공유하는 것을 특징으로 하는 BiCMOS 전계효과 트랜지스터.