KR970004438B1

KR970004438B1 - 발진기 회로

Info

Publication number: KR970004438B1
Application number: KR1019880011481A
Authority: KR
Inventors: 펠레르 에른스트
Original assignee: 엔.브이.필립스 글로아이람펜파브리켄; 이반 밀러 레르너
Priority date: 1987-09-08
Filing date: 1988-09-06
Publication date: 1997-03-27
Also published as: DE3879832D1; KR890005967A; US4901037A; EP0307988B1; DE3879832T2; JPS6472603A; EP0307988A1; JP3004019B2; NL8702122A

Abstract

내용없음

Description

발진기 회로

제1도는 본 발명에 따른 발진기 회로의 제1실시예를 도시한 도면.

제2도는 본 발명에 따른 발진기 회로의 제2실시예를 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명*

N₁,N₂,N₃,N₄,P₁,P₂,P₃,P₄: 트랜지스터

K₁,K₂,K₃: 접점C₂,C₃: 케패시터

DL : 지연 라인V_DD,V_SS: 전원 단자

본 발명은 발진기 회로에 관한 것이며, 상기 발진기 회로는 제어 단자에 걸린 제어 전압에 의해서 제어될 수 있고 증폭기 입력단과 증폭기 출력단 사이에 배치된 피드백회로를 포함하는 증폭기와; 검출된 진폭에 따라 발진 진폭을 제어하는 진폭 검출기를 포함하고, 상호 역극성의 전류를 상기 제어 단자에 공급하는 제1 및 제2전류를 포함하는 진폭 제어기로서, 이들의 제1 및 제2전류원들중 적어도 한 쪽의 전류원을 제어할 수 있는 상기 진폭 제어기를 포함한다.

상기 종류의 발진기 회로는 유럽 특허 출원 EP 50,583호(또는 미국 특허 제4,433,371호)의 제2도에 공지되어 있으며, 공지된 바와 같이, 제어 단자에 상이한 극성의 전류를 공급하는 2개의 전류원을 포함하는 전압 제어 시스템은 전류원의 고 임피던스 때문에 고감도인 제어 시스템을 구성한다. 따라서, 작은 전류 변화가 큰 전압변화로 변환된다.

공지된 발진기 회로에서는 발진 전압의 부 및 정의 변동에 의존하는 제어 전압이 발생된다. 따라서, 안정한 제어를 위해서는 제어 전압의 평균값을 안정화시키는 것이 필수적이며, 부가의 소자의 형태로 부가 단계를 필요로 한다. 그러나, 부가 소자는 추가의 잡음원 및 집적회로에서 추가의 기판 표면적을 의미한다. 그러므로, 본 발명의 목적은 보다 간단한 셋업(set-up)을 갖고 보다 적은 수의 소자를 포함하는 상술한 종류의 발진 회로를 제공하는데 있다.

상기 목적을 달성하기 위해서, 본 발명에 따른 발진기 회로는 진폭 제어기가 발진 주기의 절반 동안에 검출되는 진폭에 따라 적어도 한 쪽의 전류원을 제어하는 것을 특징으로 한다. 본 발명에 의하면 소정의 한쪽의 극성의 변동에 기초하여 제어를 행하기 때문에, 필요로 하는 소자의 수는 최소한도로 만족하게 된다. 그 이유는 진폭의 크기를 최초나 평균(부동)값과 비교할 필요가 없지만, 예컨대, 전원 전압의 한쪽 또는 트랜지스터의 임계전압과 비교하면 양호하기 때문이다.

공지된 집적회로에서는 한쪽의 전류원이 고 전원 전압에 접속되어 있는 제1의 PMOS 트랜지스터의 전류 경로를 포함하고, 다른 쪽 전류원이 저항을 걸쳐서 저 전원전압에 접속되어 있는 NMOS 트랜지스터의 경로를 포함한다. 제1의 PMOS 트랜지스터의 제어 전극은 다른 MOS 트랜지스터의 전류 경로를 걸쳐서, 다이오드로서 양쪽이 접속되어 있는 제2 및 제3의 PMOS 트랜지스터의 2개의 직렬 접속된 전류 경로간의 상호 접속점에 접속되어 있다. 상기 다이오드의 직렬 접속 회로는 한쪽 단에서 고전원 전압점에 접속되고, 다른쪽단에서 기준 전류원을 걸쳐서 저전원전압점에 접속된다. 상기 다른 MOS 트랜지스터의 제어 전극은 다이오드 직렬 접속점과 기준 전류원 사이의 상호 접속점에 접속된다. 발진기 전압은 캐패시턴스를 걸쳐서 제1의 PMOS 트랜지스터의 제어 전극에 결합된다. 제1의 PMOS 트랜지스터 및 NMOS 트랜지스터의 직렬 접속된 전속 전류 경로에 대하여 병렬로, 제4의 PMOS 트랜지스터의 경류 경로가 배치되며, 상기 제4의 PMOS 트랜지스터의 제어 전극은 제1의 PMOS 트랜지스터와 NMOS 트랜지스터의 전류 경로간에 접속된다. 캐패시턴스를 걸쳐서 결합된 발진 전압은 제1의 PMOS 트랜지스터의 제어 전극에 전압 변동을 발생시킨다. 상기 전압 변동의 극성에 따라서, 상기 다른 MOS 트랜지스터의 제어전극에 걸린 전압의 크기에 실제적으로 무관한 전류가 다른 MOS 트랜지스터를 통하여 한쪽 방향으로 흐르거나, 또는 상기 다른 MOS 트랜지스터의 제어 전압에 지수 함수적으로 의존하는 전류가 역방향으로 흐른다. 상기 다른 트랜지스터가 그 자체의 임계 값보다 낮게 동작한다는 사실 때문에 지수 함수적 의존 관계는 지수 함수적 온도 의존 관계를 의미한다. 상기 거의 일정한 전류와 지수 함수적으로 의존하는 전류간의 (비대칭)평형 상태로 유지되는 제1의 PMOS트랜지스터의 제어 전압에 대한 평균값은 특히 후자의 전류에 영향을 미치는 파라미터 확대(parameter spreads), 예컨대, 온도에 현저하게 영향받기 쉽다. NMOS 트랜지스터가 저전원전압점에 접속하는 저항은 상당한 기판 표면적을 필요로 하는 바람직하지 않은 소자이다. 실제적으로 온도에 의존하지 않는 동작이 요구된다면, 저항이 금속막 저항으로서 구성될 수 있으며, 이 경우 추가의 접속 핀이 집적회로 상에 요구된다.

그러므로, 본 발명의 목적의 하나는 저항을 포함하지 않고, 모두 동일 온도 특성을 갖는 보다 적은 수의 제어 소자를 포함하며, 또한 지수 함수적 온도 의존성이 보다 적어 보다 안정한 제어로 되는 발진기 회로를 제공하는데 있다. 상기 목적을 달성하기 위하여, 상기 증폭기가 제1의 전도형의 제1의 트랜지스터 및 제2의 전도형의 제2의 트랜지스터의 전류 경로의 직렬 접속을 구비하고, 상기 피드백 회로가 상기 제1의 트랜지스터의 제어 전극과 상기 전류 경로의 상호 접속 점간에 접속되어 있는 본 발명에 따른 발진 회로는, 상기 증폭기가 각각 제1 및 제2의 전도형의 제1의 트랜지스터 및 제2트랜지스터의 직렬 접속의 전류 경로를 포함하고, 상기 피드백회로가 한쪽 측면상의 제1의 트랜지스터의 제어 전극과 다른 쪽 측면 상의 전류 경로의 상호 접속 점간에 접속되는데, 상기 진폭 검출기가 각각 제1 및 제2의 전도형의 제3의 트랜지스터 및 제4의 트랜지스터의 직렬 접속의 전류 경로를 포함하며, 상기 제3의 트랜지스터의 제어 전극이 상기 피드백 회로에 접속되고, 상기 제4의 트랜지스터의 제어 전극이 상기 제3 및 제4의 트랜지스터간의 상호 접속 점에 접속되며, 상기 전류원이 각각 제1 및 제2의 전도형의 제5도의 트랜지스터 및 제6의 트랜지스터의 직렬 접속의 전류 경로를 포함하며, 상기 제6의 트랜지스터의 제어 전극이 제1의 상호 접속 점에 접속되고, 상기 제5의 트랜지스터가 기준 전류를 전도시키고, 상기 제5 및 제6의 트랜지스터의 전류 경로간의 제2의 상호 접속점이 상기 제2의 트랜지스터의 제어 전극에 접속되는 것을 특징으로 한다. 피드백 회로에 접속된 진폭 검출기는 제4의 트랜지스터 및 제6의 트랜지스터에 의해 형성된 전류 미러를 통해 제2의 트랜지스터의 제어전극상에 걸린 전압을 제어한다.

증폭기가 각각 제1 및 제2의 전도형의 제1의 트랜지스터 및 제2의 트랜지스터의 직렬 접속의 전류 경로를 포함하고, 상기 피드백 회로가 한쪽 측면 상의 제1의 트랜지스터의 제어 전극과 다른 측면 상의 전류 상호 접속 점간에 접속되는 본 발명에 따른 발진기 회로의 또한 실시예는, 상기 진폭 검출기가 각각 상기 제1 및 제2의 전도형의 제3의 트랜지스터 및 제4의 트랜지스터의 직렬 접속의 전류 경로를 포함하며, 상기 제3의 트랜지스터의 제어 전극이 상기 피드백 회로에 접속되고, 상기 제4의 트랜지스터간의 제1의 상호 접속 점에 접속되며, 상기 전류원이 각각 상기 제1 및 제2의 전도형의 제5의 트랜지스터 및 제6의 트랜지스터의 직렬 접속 회로를 포함하며, 상기 제1의 상호 접속점에 접속되고, 상기 제5의 트랜지스터가 기준 전류를 도통시키고, 상기 제5 및 제6의 트랜지스터간의 제2의 상호 접속점이 상기 제2의 전도형의 제7의 트랜지스터의 제어 전극에 접속되고, 상기 제7의 트랜지스터의 전류 경로가 전원 단자 중 한 단자와 상기 제2의 트랜지스터의 전류 경로간에 배치되는 것을 특징으로 한다. 따라서 진폭 발진기는 발진기의 전원 단자에 결합된다.

본 발명에 대해 이하, 도면을 참조하여 보다 상세히 설명하기로 한다.

제1도는 본 발명에 따른 발진 회로의 제1실시예를 도시한다. 증폭기는 전원 공급 단자(V_DD및 V_SS)사이에 직렬 접속의 트랜지스터(N₁및 P₁)를 포함한다. 그들 트랜지스터의 접합점(K₁)과 트랜지스터(N₁)의 제어 단자 사이에는 피드백 네트워크가 예컨대, 반도체 지연 라인(DL)의 형태로 접속되어 있다. 시트 저항 및 시트 캐패시턴스와 같은 상기 지연 라인(DL)의 길이 및 처리 변수는 발진기의 주파수를 결정한다. 직렬접속의 트랜지스터(N₂및 P₂)로 형성된 진폭 검출기는 접합점(K₁)에 접속된 입력을 갖고 있다. 접합점(K₂)이 존재하는 진폭 검출기의 출력은 트랜지스터(N₃)와 직렬로 접속되어 있는 트랜지스터(P₃)의 제어 전극에 접속되어 있다. 후자의 트랜지스터의 제어 단자는 Iref에 동등하거나 비례하는 도통 전류와 연관된 기준 전압을 수신한다. 따라서, 트랜지스터(P₃) 및 트랜지스터(N₃)는 전류원을 형성한다. 그들의 접합점(K₃)은 트랜지스터(P₁)의 제어 단자에 접속된다. 상기 접합점(K₂및 K₃)에는 각각 버퍼 캐패시턴스(C₂및 C₃)가 접속된다. 그들의 집적 효과 때문에, 이들 캐패시턴스는 제어 감도를 약간 감소시킨다.

동작은 다음과 같다. 처음에는 트랜지스터(N₂,P₂및 P₃)가 차단되어 있다. 그 다음에 접합점(K₃)에 걸린 제어 전압을 감소시키기 위해 트랜지스터(N₃)에 기준 전류가 흐르게 되며, 그 결과, 트랜지스터(P₁)는 고도로 도통한다. 발진은 P₁에 의하여 도통된 전류가 발진 조건을 만족하도록 충분히 크면, 곧 발진을 개시한다. 그 다음에, 트랜지스터(N₂)는 포지티브 발진 변동을 캐패시턴스(C₂)에 대해 적분된 전류로 변환된다. 그 다음에, C₂양단간의 전압은 감소되어 그 결과, 트랜지스터(P₃)가 도통한다. 그 다음에, 접합점(K₃)에 걸린 전위는 증가하며, 그 결과, 트랜지스터(P₁)를 도통하는 전류는 저 값으로 조정된다.

제2도는 본 발명에 따른 발진 회로의 제2실시예를 도시한다. 발진기는 예를 들면 지연 라인(DL)을 걸쳐 피드백 되는 증폭기(N₁/P₁)를 구성한다. 발진기의 출력단에 접속된 진폭 검출기(N₂/P₂)는 기준전류원(N₃)과 직렬로 접속되어 있는 전류원(P₃)을 제어한다. 상기 증폭기(N₁/P₁)는 트랜지스터(P₄)를 걸쳐, 전류원(P₃및 N₃) 사이의 접합점(K₃)에 접속되어 있는 제어 전극이 제공된다.

당업자에게는 자명한 바와 같이, 신속한 시동을 달성하기 위하여 트랜지스터(P₄)가 또한 제공된다.

Claims

제어 단자(K₃)상의 제어 전압에 의해서 제어될 수 있고 증폭기 입력 단과 증폭기 출력 단간에 배치되어 있는 피드백 회로(DL)를 포함하는 증폭기(N₁,P₁)와, 검출된 진폭에 의존하여 발진 진폭을 제어하는 진폭 검출기(N₂,P₂)를 포함하고, 제어 단자(K|₃)에 상호 역극성의 전류를 공급하는 제1 및 제2의 전류원(N₃,P₃)을 또한 포함하는 진폭 제어기로서, 상기 전류원(N₃,P₃)중 적어도 하나는 상기 진폭 제어기에 의해서 제어할 수 있는 진폭 제어기를 포함하는 발진기 회로에 있어서, 상기 진폭 제어기는 발진 주기의 1/2주기 동안에 검출된 진폭에 의존하여 적어도 하나의 전류원(P₃)을 제어하는 것을 특징으로 하는 발진기 회로.
제1항에 있어서, 상기 증폭기는 각각 제1 및 제2의 전도형의 제1의 트랜지스터(N₁) 및 제2의 트랜지스터(P₁)의 직렬 접속의 전류 경로를 포함하고, 상기 피드백 회로(DL)는 한쪽 측면 상의 제1의 트랜지스터(N₁)의 제어 전극과 다른 쪽 측면 상의 전류 경로의 상호 접속 점(K₁)간에 접속되는데, 상기 진폭 검출기는 각각 제1 및 제2의 전도형의 제3의 트랜지스터(N₂) 및 제4의 트랜지스터(P₂)의 직렬 접속의 전류 경로를 포함하며, 상기 제3의 트랜지스터(N₂)의 제어 전극은 상기 피드백 회로(DL)에 접속되고, 상기 제4의 트랜지스터(P₂)의 제어 전극은 상기 제3 및 제4의 트랜지스터(N₂,P₂)간의 상호접속점(K₂)에 접속되며, 상기 전류원(N₃,P₃)은 각각 제1 및 제2의 전도형의 제5의 트랜지스터(N₃) 및 제6의 트랜지스터(P₃)의 직렬 접속의 전류 경로를 포함하며, 상기 제6의 트랜지스터(P₃)의 제어 전극은 제의의 상호 접속점(K₂)에 접속되고, 상기 제5의 트랜지스터(N₃)는 기준 전류를 전도시키고, 상기 제5 및 제6의 트랜지스터(N₃,P₃)의 전류 경로간의 제2의 상호접속점(K₃)은 상기 제2의 트랜지스터(P₁)의 제어 전극에 접속되는 것을 특징으로 하는 발진기 회로.
제1항에 있어서, 상기 증폭기는 각각 제1 및 제2의 전도형의 제1의 트랜지스터(N₁) 및 제2의 트랜지스터(P₁)의 직렬 접속의 전류 경로를 포함하고, 상기 피드백 회로(DL)는 한쪽 축면 상의 제1의 트랜지스터(N₁)의 제어 전극과 다른 쪽 측면 상의 전류 경로의 상호접속 점(K₁)간에 접속되는데, 상기 진폭 검출기는 각각 상기 제1 및 제2의 전도형의 제3의 트랜지스터(N₂) 및 제4의 트랜지스터(P₂)의 직렬 접속의 전류 경로를 포함하며, 상기 제3의 트랜지스터(N₂)의 제어 전극은 상기 피드백 회로(DL)에 접속되고, 상기 제4의 트랜지스터(N₂,P₂)간의 제1의 상호 접속점(K₂)에 접속되며, 상기 전류원은 각각 상기 제1 및 제2의 전도형의 제5의 트랜지스터(N₃) 및 제6의 트랜지스터(P₃)의 직렬 접속 회로를 포함하며, 상기 제1의 상호 접속점(K₂)에 접속되고, 상기 제5의 트랜지스터(N₃)는 기준 전류를 도통시키고, 상기 제5 및 제6의 트랜지스터(N₃,P₃)간의 제2의 상호 접속점(K₃)은 상기 제2의 전도형의 제7의 트랜지스터(P₄)의 제어 전극에 접속되고, 상기 제7의 트랜지스터(P₄)의 전류 경로는 전원 단자(V_DD,V_SS)중 한 단자와 상기 제2의 트랜지스터(P₁)의 전류 경로간에 배치되는 것을 특징으로 하는 발진기 회로.
제2항 또는 제3항에 있어서, 상기 제1의 상호 접합점(K₂) 및 2개의 전원 단자(V_DD,V_SS)중 한 단자간의 제1의 버퍼 캐패시터(C₂)와, 상기 제2의 상호 접합점(K|₃) 및 2개의 전원 단자(V_DD,V_SS) 중 한 단자간의 제2의 버퍼 캐패시터(C₃)중 적어도 한 버퍼 캐패시터를 더 포함하는 것을 특징으로 하는 발진기 회로.