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KR960039566A - 차동증폭 및 출력오프셋회로와 이를 구비한 반도체집적회로 및 노이즈 제거방법 - Google Patents

차동증폭 및 출력오프셋회로와 이를 구비한 반도체집적회로 및 노이즈 제거방법 Download PDF

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KR960039566A
KR960039566A KR1019960010563A KR19960010563A KR960039566A KR 960039566 A KR960039566 A KR 960039566A KR 1019960010563 A KR1019960010563 A KR 1019960010563A KR 19960010563 A KR19960010563 A KR 19960010563A KR 960039566 A KR960039566 A KR 960039566A
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타꾸미 미야시타
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세끼자와 다다시
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Abstract

본 발명은 노이즈를 더 제거하기 위한 것으로 전위(Vaa)와 전위(Vbb)의 차를 차동증폭회로(30)에서 증폭하여 전위(Vdd)와 전위(Vee)의 차로하고, 레벨시프트 및 커먼모드피드백회로(40)에서 전위(Vdd)와 전위(Vee)를 일정 전압저하시켜 전위(VDD)와 전위(VBB)로 하고 또 전위(VDD)와 전위(VBB)의 평균 전위가 일정하게 되도록 차동증폭회로(30)의 FET(32)를 제어한다. VDD와 대략같은 전위(VAA)와 상기 전위(VBB)를 전원전압으로서 출력하는 것이다.

Description

차동증폭 및 출력오프셋회로와 이를 구비한 반도체집적회로 및 노이즈 제거방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예의 차동증폭 및 출력오프셋회로를 나타낸 도면, 제2도는 본 발명의 제2실시예의 차등증폭 및 출력오프셋회로를 나타낸 도면.

Claims (10)

  1. 제1전위와 제2전위차를 증폭하여 제3전위와 제4전위차로 하는 차동증폭회로와, 상기 제3전위와 제4전위의 평균전위가 일정하게 되도록 상기 차동증폭회로를 제어하는 커먼모드피드백회로를 갖는 것을 특징으로 하는 차동증폭 및 출력오프셋회로.
  2. 제1항에 있어서, 상기 제3전위와 제4전위 중 낮은 쪽의 전위를 소정전압 저하시켜 제5전위로 하고, 상기 제3전위와 제4전우 중 높은 쪽의 전위에 대응한 전위 및 제5전위를 출력하는 레벨시프트회로를 갖는 것이 특징인 차동증폭 및 출력오프셋회로.
  3. 제1항에 있어서, 상기 제3전위와 제4전위의 양쪽을 소정전압저하시켜 각각 제5전위 및 제6전위로 하고, 상기 제5전위와 제6전위의 평균 전위가 일정하게 되도록 제어하고, 상기 제3전위와 제4전위 중 높은 쪽의 전위에 대응한 전위 및 상기 제5전위와 제6전위 중 낮은 쪽의 전위를 출력하는 레벨시프트 및 커먼모드피드백회로를 갖는 것이 특징인 차동증폭 및 출력오프셋회로.
  4. 제1항에 있어서, 전원공급선에 정전류원의 일단에 제1트랜지스터와, 부하소자가 이 순서로 직렬 접속되고, 상기 전원공급선에 제2트랜지스터의 일단이 접속되고, 상기 제1트랜지스터 및 제2트랜지스터의 제어입력단에 각각 상기 제3전위 및 상기 제4전위가 공급되고, 상기 제2트랜지스터의 하단전위와, 상기 정전류원의 일단의 전위를 출력하는 오프셋부착차동회로를 갖는 것이 특징인 차동증폭 및 출력오프셋회로
  5. 제1항에 있어서, 전원공급선으로부터 제1단과 제2단에 흐르는 전류가 비례하는 전류미러회로의 제1단에 제어입력단의 전위에 따라서 통과전류를 제어하는 제1제어수단과 제1부하소자와 레벨시프트회로가 이 순서로 직렬 접속되고, 상기 전원공급선과 상기 전류미러회로의 제2단의 사이에 제어입력단의 전위에 따라서 통과전류를 제어하는 제2제어수단이 접속되고,상기 제1제어수단의 제어입력단 및 제2제어수단의 제어입력단에 각각상기 제3전위에 대응한 전위 및 상기 제4전위에 대응한 전위가 공급되고, 상기 부하소자와 제1제어수단의 사이의 제5전위와 전류미러회로의 제2단의 제6전위를 출력하는 오프셋부착차동회로를 갖는 것이 특징인 차동증폭 및 출력오프셋회로.
  6. 제5항에 있어서, 상기 제3전위에 따른 제7전위와 제4전위에 따른 제8전위를 출력하고, 상기 제3전위 및 제4전위의 입력단이 고임피던스인 중간 버퍼회로를 갖고, 상기 제3전위에 대응한 전위가 제7전위이고, 상기 제4전위에 대응한 전위는 제8전위인 것이 특징인 차동증폭 및 출력오프셋회로.
  7. 제6항에 있어서, 상기 제5전위와 제6전위의 평균전위가 일정하게 되도록 상기 중간 버퍼회로의 제7전위 및 제8전위를 제어하는 커먼모드피드백회로를 갖는 것이 특징인 차동증폭 및 출력오프셋회로.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 2개의 입력전위의 각각에 따른 전위를 각각 상기 제1전위 및 제2전위로서 출력하고, 상기 2개의 입력전위의 각 입력단이 고임피던스인 입력버퍼회로를 갖는 것이 특징인 차동증폭 및 출력오프셋회로.
  9. 제1항 내지 제8항 중 어느 하나에 기재된 차동증폭 및 출력오프셋회로와, 상기 차동증폭 및 출력오프셋회로의 출력전압에서 동작하는 회로를 갖는 것이 특징인 반도체 집적회로.
  10. 제1전위와 제2전위의 차를 증폭하여 제3전위와 제4전위의 차로 하고, 상기 제3전위와 제4전위의 평균전위가 일정하게 되도록 제어하고, 상기 제3전위에 대응한 전위 및 제4전위에 대응한 전위를 출력하는 것이 특징인 노이즈 제거방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019960010563A 1995-04-10 1996-04-09 차동증폭 및 출력오프셋회로와 이를 구비한 반도체집적회로 및 노이즈 제거방법 KR100235809B1 (ko)

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