KR960012262B1 - 모스(mos) 트랜지스터 제조방법 - Google Patents
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Abstract
내용없음
Description
제1도는 종래의 LDD 구조 MOSFET 평면도,
제2도는 제1도의 절단선 A-A'를 따른 종래의 MOSFET 제조 공정도,
제3도는 본 발명의 일실시예에 따른 MOSFET 제조 공정도,
제4도는 본 발명의 다른 실시예에 따른 MOSFET 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
301,401 : 실리콘 기판 302,402 : 소자분리용 산화막
303,403 : 게이트 전극용 폴리실리콘막 304,309,404 : 산화막
305,405 : LDD 영역 306,406 : 스페이서용 산화막
310,410 : 완충 산화막 311,411:패드 폴리실리콘막
311',411' : 스페이서 폴리실리콘막 307,407:고농도 불순물 이온 주입 영역
308,408 : 층간 절연막
본 발명은 LDD(Lightly Doped-Drain; 이하 LDD라 칭함) 구조를 갖는 모스트랜지스터(이하, MOSFET라 칭함) 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 칩(Chip)의 집적도가 증가하게 되고 MOSFET의 채널길이도 줄어들게 된다. MOSFET의 채널길이가 감소하면서 DIBL(Drain Induced Barrier Lowering), 핫 캐리어(Hot carrier) 효과 및 숏(short) 채널효과 등의 문제점이 야기되어 이것을 극복하기 위하여 LDD 구조의 MOSFET를 많이 사용하고 있다.
종래의 LDD 구조를 갖는 MOSFET를 제1도 및 제2도를 통하여 상세히 살펴본다.
제1도는 종래의 LDD MOSFET 평면도로서, 도며에서 20은 동작 영역 마스크, 30은 게이트 전극, 마스크, 40은 소오스/드레인 이온 주입 마스크, 50은 콘택 마스크를 각각 나타낸다.
제2도는 제1도의 A-A' 단면에 따른 종래의 MOSFET 제조 공정 단면도이다.
먼저, 제2도(a)는 실리콘 기판(1)에 P-웰(wel1)(또는 N-wel1)을 형성하고 일정크기의 버즈비크(Bird's beak)를 갖는 소자분리 산화막(2)을 성장시켜 동작 영역과 소자분리 영역을 형성시킨 후에 게이트 산화막, 게이트 전극(3), 산화막(4) 및 LDD 영역(5)을 형성하고, 스페이서용 산화막(6)을 증착한 상태의 단면도이다.
제2도(b)는 비등방성 전면 식각방법으로 상기 산화막(6)을 식각하여 스페이서 산화막(6')을 형성하고 고농도 불순물(N+/P+) 이온 주입을 통해 고농도 불순물 이온 주입 영역(7)을 형성한 단면도이다.
제2도(c)는 후속 열처리 공정으로 상기 LDD 영역(5)에 주입된 고농도 블순물 이온이 상기 LDD 영역(5)내에서 확산되어 소오스/드레인 접합(5,7)을 형성한 상태의 단면도이다.
여기서, 도면 부호는 A는 산화막(6)을 비등방성 식각하여 스페이서 산화막(6')을 형성할 때, 게이트 전극(3), 소자분리 산화막(2) 및 동작 영역의 교차하는 지점에서 상기 소자분리 산화막(2)의 버즈비크 일부가 식각되어 LDD 영역(5)의 가장자리 부분이 손상을 받게 되고, 이이서 이 부분에 고농도 불순물 이온 주입영역(7)을 형성하게 되기 때문에 고농도 불순물 이온 주입에 따른 손상이 가중되고 높은 농도차를 갖는 소오스/드레인 접합이 형성되게 된다.
제2도(d)는 층간 절연막(8)을 증착하고 콘택 마스크를 사용하여 동작 영역상의 상기 층간 절연막(8)을 선택 식각함으로써 콘택홀을 형성한 상태의 단면도이다.
상기 종래의 LDD 구조 MOSFET에서는 게이트 전극 측벽에 스페이서 산화막을 형성할 때 게이트 전극, 소자분리 산화막 및 동작 영엿이 교차하는 지점에서 절연분리 산화막의 버즈비크 일부가 식각되어 LDD 영역(N-또는 P-)의 가장자리 부분이 손상받게 되고 이어서 고농도 불순물 이온 주입으로 인해 접합 형태는 높은 농도 차이를 갖게 되어 이 접합 부위의 손상이 가중되게 된다. 이러한 현상으로 인해 전기적으로 소오스/드레인 접합 파괴 전압(Junction breakdown voltage) 약화 및 접합 누설 전류(Junction leakage current)증가를 초래하는 문제점이 있어 왔다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 접합 파괴 전압 및 누설 전류를 개선하여 소자의 특성을 향상시키는 모스트랜지스터(MOSFET) 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도제 기판에 국부적으로 소정크기의 버즈비크를 갖는 소자분리용 절연막을 형성하는 제1단계; 게이트 전극용 전도막을 형성하는 제2단계; 게이트 마스크를 사용하여 상기 전도막의 선택 식각하여 패터닝하는 제3단계; 패터닝된 상기 전도막 표면을 산화시켜 산화막을 형성하는 제4단계; 저농도 불순물 이온 주입을 통해 저농도 불순물 이온 주입 영역을 형성하는 제5단계; 전체 구조 상부에 스페이서용 제1절연막을 형성하고, 상기 제1절연막을 비등방성 전면 식각하여 스페이서 제1절연막을 형성하는 제6단계; 전체 구조 상부에 완충용 제2절연막 및 패드용 폴리실리콘막을 차례로 형성하고, 상기 패드용 폴리실리콘막을 비등방성 전면 식각하여 스페이서 폴리실리콘막을 형성하는 제7단계; 고농도 불순물 이온 주입 및 열처리 공정을 하여 소오스/드레인 접합을 형성하는 제8단계; 상기 스페이서 폴리실리콘막을 제거하는 제9단계; 및 전체 구조 상부에 층간 절연용 제3절연막을 형성하고 콘택 마스크를 사용한 상기 제3절연막 및 상기 완충용 제2절연막의 선택 식각으로 상기 소오스/드레인 접합의 소정부위가 노출되는 콘택홀을 형성하는 제10단계를 포함하여 이루어지는 것을 특징으로 한다.
그리고, 본 발명은 상기 제2단계에서 상기 전도막 상에 제4절연막을 형성하고, 상기 제3단계에서 상기 제4절연막과 상기 전도막을 동시에 선택 식각하여 패터닝하는 것을 특징으로 한다.
또한, 본 발명에서 상기 완충용 제2절연막 및 스페이서 폴리실리콘막은 상기 스페이서 제1절연막 식각시 손상된 동작 영역 부위를 상기 고농도 불순물 이온을 주입시 마스킹 하는 것을 특징으로 한다.
이하, 첨부된 도면 제3도 및 제4도를 참조하여 본 발명을 상세히 설명한다.
먼저, 본 발명에 따른 일실시예를 제3도를 통하여 상세히 살펴본다.
먼저, 제3도(a)와 같이 실리콘 기판(301)에 P-웰(wel1)(또는 N-wel1)을 형성하고일정크기의 버즈비크(Birds beak)를 갖는 소자분리 산화막(302)를 국부적으로 성장시켜 동작 영역과 절연분리 영역을 형성한 다음, 게이트 전극용 도핑된 폴리실리콘막(303) 및 절연용 산화막(309)을 일정 두께로 증착한 후 게이트 전극 마스크를 이용하여 산화막(309)과 폴리실리콘막(303)을 차례로 식각하고 패터닝된 폴리실리콘막(303)의 측벽을 산화시켜 산화막(304)을 형성한다. 이어서, 저농도 불순물 이온 주입으로 LDD 영역(305)을 형성하고 스페이서용 산화막(306)을 전체구조 상부에 일정 두께로 형성한다.
이어서, 제3도(b)는 산화막(306)을 비등방성 전면 식각방법으로 식각하여 스페이서 산화막(306')을 형성하고 일정 두께의 완충 산화막(310)을 증착한 다음에 불순물이 주입되지 않은 패드 폴리실리콘막(3l1)을 증착한 상태의 단면도이다.
제3도(c)와 같이 상기 패드 폴리실리콘막(311)을 비등방성 전면 식각하여 스페이서 폴리실리콘막(311)을 형성하고, 이렇게 하여 형성된 상기 산화막 스페이서(306'), 완충 산화막(310), 스페이서 폴리실리콘막(311') 3개의 막을 마스크로 이용하여 고농도 불순물(N+/P+) 이온 주입을 실시함으로써 고농도 불순물 이온 주입 영역(307)을 형성한다.
이이서, 제3도(d)와 같이 열처리 공정을 하여 소오스/드레인 접합(305,307)을 형성하고 상기 스페이서 폴리실리콘막(311)을 제거한 후에, 전체 구조 상부에 층간 절연막(308)을 증착한 다음, 콘택 마스크를 사용하여 층간 절연막(308)과 완충 산화막(310)을 차례로 식각함으로써 콘택홀을 형성한다.
여기서 도면부호 B는 종래의 MOSFET 제조 방법에서의 문제점이 개선된 소오스/드레인 접합 부위를 나타내는 것으로, 게이트 측벽 스페이서(306') 식각시 손상(damage)받은 부분에 고농도 불순물 이온 주입을 피하게 하기 위해서 게이트 측벽 스페이서 산화막(306')를 종래 방법보다 적게 만들고, 그리고 완충 산화막(310) 및 게이트 측벽 스페이서 폴리실리콘막(311')이 그 이후 고농도 불순물 이온을 주입이 실시될 때 손상받은 부위의 마스크 역할을 하게 되어, 게이트 측벽 스페이서 산화막(306') 식각시 받은 손상 부위에서 완충 산화막(310)과 스페이서 폴리실리콘막(311') 두께 거리만큼 떨어져 고농도 이온 주입이 됨으로써, 소오스/드레인 접합 프로파일(profile)이 개선된 것을 보여주고 있다. 아울러 소오스/드레인 접합의 파괴전압 및 누설 전류를 개선시킬 수 있다.
본 발명의 다른 실시예는 상기 본 발명의 일실시예에서 사용하였던 절연용 산화막(309)을 사용하지 않는것으로 제4도에 도시된 바와 같이 이루어진다.
먼저, 제4도(a)와 같이 실리콘 기판(401)에 P-웰(wel1)(또는 N-well)을 형성하고 일정크기의 버즈비크(Bird's beak)를 갖는 소자분리 산화막(402)을 국부적으로 성장시켜 동작 영역과 절연분리 영역을 형성한 다음, 게이트 전극용 도핑된 폴리실리콘막(403)을 증착하고 게이트 전극 마스크를 사용하여 폴리실리콘막(403)을 일정크기로 패터닝 한다. 그리고, 패터닝된 폴리실리콘막(403) 표면을 산화시켜 얇은 산화막(404)을 형성하고, 저농도 불순물 이온 주입으로 LDD 영역(405)을 형성한 후에 전체구조 상부에 스페이서용 산화막(406)을 일정 두께로 형성한다.
이이서, 제4도(b)와 같이 산화막(406)을 비등방성 전면 식각 방법으로 식각하여 스폐이서 산화막(406')을 형성하고 일정두께의 완충 산화막(410)을 증착한 다음에 불순물이 주입되지 않은 패드 폴리실리콘막(411)을 증착한다.
이이서, 제4도(c)와 같이 패드 폴리실리콘막(411)을 비등방성 전면 식각하여 스페이서 폴리실리콘막(411')을 형성하고, 고농도 불순물 이온 주입을 실시함으로써 고농도 불순물 이온 주입 영역(407)을 형성한다.
이이서, 제4도(d)와 같이 열처리 공정을 하여 소오스/드레인 접합(405,407)을 형성하고 상기 스페이서 폴리실리콘막(411')을 제거한 후, 전체 구조 상부에 층간 절연막(408)을 형성하고 콘택 마스크를 사용하여 층간 절연막(408)과 완충 산화막(410)을 차례로 식각하여 콘택홀을 형성한 상태의 단면도이다.
여기서, 도면부호 E는 종래의 MOSFET 제조 방법에서의 문제점이 개선된 소오스/드레인 접합 부위를 나타내는 것으로, 완충 산화막(410) 및 스페이서 폴리실리콘막(411')이 고농도 불순물 이온을 주입을 할 때 손상된 부위의 마스크 역할을 하게 되어 손상된 동작 영역에 고농도 불순물 이온주입을 방지하는 것이다. 따라서, 소오스/드레인 접합의 파괴전압 및 누설 전류를 개선시킬 수 있다.
상기와 같이 이루어지는 본 발명은 반도체 기판에 형성된 저농도 불순물 영역내에 고농도 불순물 영역을 한정되게 형성함으로써 소오스/드레인 접합 파괴 전압 약화 및 접합 누설 전류 증가를 방지할 수 있으며 소자의 제조 공정상의 여유도를 확보할 수 있어 신뢰성 있는 MOSFET의 제조를 가능하게 하는 효과가 있다.
Claims (6)
- 모스(MOS) 트랜지스터 제조 방법에 있어서, 반도체 기판(301,401)에 국부적으로 소정크기의 버즈비크(Bird's beak)를 갖는 소자분리용 절연막(302,402)을 형성하는 제1단계; 게이트 전극용 전도막(303,403)을 형성하는 제2단계; 게이트 마스크를 사용하여 상기 전도막(303,403)을 선택 식각하여 패터닝하는 제3단계; 패터닝된 상기 전도막(303,403) 표면을 산화시켜 산화막(304,404)을 형상하는 제4단계; 저농도 불순물 이온 주입을 통해 노출된 상기 반도체 기판에(301,401) 저농도 이온 주입 영역(305,405)을 형성하는 제5단계; 전체 구조 상부에 스페이서용 제1절연막(306,406)을 형성하고, 상기 제1절연막(306,406)을 비등방성 전면 식각하여 스페이서 제1절연막(306',406')을 형성하는 제6단계; 전체 구조 상부에 완충용 제2절연막(310,410) 및 패드용 폴리실리콘막(311,411)을 차례로 형성하고, 상기 패드용 폴리실리콘막(311,411)을비등방성 전면 식각하여 스페이서 폴리실리콘막(311',411')을 형성하는 제7단계; 고농도 불순물 이온 주입 및 열처리 공정을 하여 소오스/드레인 접합(305,405,307,407)을 형성하는 제8단계; 상기 스페이서 폴리실리콘막(3l1',411')을 제기하는 제9단계; 및 전체 구조 상부에 층간절연용 제3절연막(308,408)을 형성하고 콘택 마스크를 사용한 상기 제3절연막(308,408) 및 상기 완충용 제2절연막(310,410)의 선택 식각으로 상기소오스/드레인 접합(305,405,307,407)의 소정부위가 노출되는 콘택홀을 형성하는 제10단계를 포함하여 이루이지는 것을 특징으로 하는 모스트랜지스터 제조 방법.
- 제1항에 있어서, 상기 제2단계에서 상기 전도막(303,403)상에 제4절연막(309)을 형성하고, 상기 제3단계에서 상기 제4절연막(309)과 상기 전도막(303,403)을 동시에 선택 식각하여 패터닝하는 것을 특징으로하는 모스트랜지스터 제조 방법.
- 제1항 또는 제2항에 있이서, 상기 완충용 제2절연막(310,410) 및 스페이서 폴리실리콘막(311',411')은 상기 스페이서 제1절연막(306',406') 식각시 손상된 동작 영역 부위를 상기 고농도 불순물 이온을 주입시 마스킹 하는 것을 특징으로 하는 모스트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 전도막(303,403)은 도핑된 폴리실리콘막인 것을 특징으로 하는 모스트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 반도체 기판(301,401)은 P-웰 및 N-웰 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 모스트랜지스터 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 패드용 폴리실리콘막(311,411)은 비도핑된 폴리실리콘막인 것을 특징으로 하는 모스트랜지스터 제조 방법.
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