KR960016225B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
없음
Description
제 1 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것으로, 게이트 전극 및 알루미늄 배선을 형성하는 공정을 나타낸 단면도.
제 2 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것으로, 실리콘 기판의 표면상에 소자분리영역 및 실리콘 산화막을 설치하는 공정을 나타낸 단면도.
제 3 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것으로, 실리콘 기판에 소스 확산층을 형성하는 공정을 나타낸 단면도.
제 4 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것으로, 실리콘 산화막, 제 1 다결정 실리콘막 및 소자분리 영역위에 SiO2막을 적층하는 공정을 나타낸 단면도.
제 5 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것으로, SiO2막을 에치백하는 공정을 나타낸 단면도.
제 6 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것으로, 실리콘기판의 표면상에 게이트 산화막을 설치하는 공정을 나타낸 단면도.
제 7 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것으로, 실리콘 기판에 드레인 확산층을 형성하는 공정을 나타낸 단면도.
제 8 도는 본 발명의 제 1 도에 도시한 반도체 장치의 패턴 평면도.
제 9 도(a)는 본 발명의 제 2 실시예에 의한 CMOS형 반도체 장치를 나타낸 패턴평면도이며, 제 9 도(b)는 종래의 CMOS형의 반도체 장치를 나타낸 패턴 평면도.
제 10 도는 종래의 반도체 장치의 제조방법을 나타낸 것으로, 실리콘 기판의 표면상에 소자 분리 영역 및 게이트 산화막을 설치하는 공정을 나타낸 단면도.
제 11 도는 종래의 반도체 장치의 제조방법을 나타낸 것으로, 소자 분리 영역 및 게이트 산화막 위에 다결정 실리콘층을 설치하는 공정을 나타낸 단면도.
제 12 도는 종래의 반도체 장치의 제조방법을 나타낸 것으로, 실리콘 기판에 소스-드레인 확산층을 형성하는 공정을 나타낸 단면도.
제 13 도는 종래의 반도체 장치의 제조방법을 나타낸 것으로, 알루미늄 배선을 형성하는 공정을 나타낸 단면도.
제 14 도는 제 13 도에 도시한 종래의 반도체 장치의 패턴평면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘 기판31a : 소자영역
32 : 소자분리영역33 : 실리콘 산화막
34 : 제 1 다결정 실리콘막35 : 소스 확산층
36 : SiO2막37 : 게이트 산화막
38 : 제 2 다결정 실리콘막39 : 드레인 확산층
40 : 게이트 전극41 : 층간 절연막
41a : 제 1 접촉공41b : 제 2 접촉공
41c : 제 3 접촉공42 : 알루미늄 배선
51 : 제 1 배선52 : 제 1 접촉부
53 : 게이트 전극54 : n채널 MOSFET
54a : 소스 확산층54b : 드레인 확산층
55 : P채널 MOSFET55a : 드레인 확산층
55b : 소스 확산층56 : 제 2 접촉부
57 : 제 2 배선58 : 제 3 접촉부
59 : 제 3 배선60 : 제 4 접촉부
61 : 제 5 접촉부62 : 제 4 배선
본 발명은 MOSFET의 게이트 전극을 미세화한 반도체 장치 및 그 제조방법에 관한 것이다.
근래, 집적회로가 미세화됨에 따라, MOSFET의 게이트 전극의 미세화가 요구되고 있다. 이때문에 리소그래피 공정에 기인한 게이트 길이의 불균일성 및 이방성 에칭을 사용한 게이트 전극의 가공에 기인한 치수의 불균일성이 MOSFET의 전기적 특성에 부여하는 영향을 무시할 수 없게 되어 있다.
제 10 도 내지 제 13 도는 종래의 반도체 장치의 제조방법을 나타낸 단면도이다. 먼저, 실리콘 기판(1)의 표면상에는 선택 산화법에 의해 소자 분리영역(2)이 형성된다. 그 다음, 소자 분리영역(2)으로 둘러싸인 소자 영역(1a)에 있어서의 실리콘 기판(1)의 표면상에는 열산화법에 의해 두께가 10nm정도의 게이트 산화막(3)이 형성된다.
다음에 제11도에 도시한 것처럼 상기 게이트 산화막(3) 및 소자 분리영역(3)위에는 화학 기상 성장법에 의해 두께가 200nm정도의 다결정실리콘층(4)이 적층되고, 이 다결정 실리콘층(4)에는 확산법 또는 이온 주입법에 의해 P가 첨가된다. 이 다결정 실리콘층(4)위에는 사진 식각법에 의해 레지스트 패턴(5)이 형성된다.
다음, 제12도에 도시한 것처럼 상기 레지스트 패턴(5)을 마스크로 하여 다결정 실리콘층(4) 및 게이트 산화막(3)을 이방적으로 에칭한다. 다음에 상기 레지스트 패턴(5) 및 소자분리영역(2)을 마스크로 하여 이온 주입함으로써, 실리콘 기판(1)에는 소스-드레인 확산층(6)이 자기 정합적으로 형성된다. 그 다음 상기 레지스트 패턴(5)이 제거되어, 게이트 전극(7)이 형성된다.
다음에 제 13 도에 도시한 것처럼, 상기 게이트 전극(7), 실리콘 기판(1) 및 소자 분리영역(2)위에는 화학기상 성장법에 의해 두께가 300nm정도의 SiO2막(8)이 적층되고, 이 SiO2막(8)에는 사진 식각법 및 이방성에칭에 의해 제 1, 제 2 접촉공(8a), (8b) 및 도시하지 않은 제 3 접촉공이 설치된다. 이 제 3 접촉공은 도시하지 않은 소자 분리영역에 형성되어 있다. 이들 접촉공(8a), (8b)의 안 및 SiO2막(8)위에는 알루미늄 배선(9)이 형성된다. 제 1, 제 2 접촉공(8a), (8b)에 있어서, 이 알루미늄 배선(9)는 소스-드레인 확산층(6)과 전기적으로 접속되어, 제 3 접촉공에 있어서 도시하지 않은 배선은 게이트 전극(7)과 전기적으로 접속된다.
그런데, 제 11 도에 나타낸 레지스트 패턴(5)은 사진 식각법에 의해 형성된다. 이 사진 식각법에 기인한 치수의 불균일성에 의해 레지스트패턴(5)의 길이 L1에는 불균일성이 생겨, 이 불균일성의 값은 약 0.05㎛이다. 이 때문에 게이트 길이가 0.5㎛의 게이트 전극(7)을 형성하는 경우는 레지스트패턴(5)에 의해 생기는 게이트 길이의 불균일성이 10%에 달한다.
상기 게이트 전극(7)은 레지스트 패턴(5)를 마스크로 하여 이방성 에칭함으로써 형성된다. 이 이방성 에칭에 기인한 치수의 불균일성에 의해 게이트 길이에는 다시 불균일성이 생기며, 이 불균일성의 값도 상기 사진 식각법에 기인한 불균일성의 값과 같은 정도이다.
이 결과, 제12도에 도시한 게이트 길이 L2가 0.5㎛의 게이트 전극(7)을 형성할 경우는 상기 사진 식각법에 기인한 치수의 불균일성과 상기 이방성 에칭에 기인한 치수의 불균일성에 의해 게이트 길이의 불균일성이 약 20%에 달한다.
상술한 것으로부터 게이트 길이가 0.35㎛보다 짧은 게이트 전극을 형성할 경우에는 사진 식각법 및 이방성 에칭 각각에 기인한 불균일성이 완전히 무시할 수 없는 것으로 된다.
한편, 게이트폭 방향에 있어서의 게이트 전극의 길이를 짧게 하는 것에 의한 게이트 전극의 미세화를 생각할 수 있다. 제 14 도는 제 13 도에 도시한 반도체 장치의 패턴 평면도이다. 게이트폭 방향에 있어서의 게이트 전극(7)의 길이 y3는 게이트 프린지로서 필요한 길이 y1와, 게이트 전극(7)에서 배선을 꺼내기 위한 제 3 접촉공(8c)을 설치하는데 필요한 길이 y2와, 게이트폭 w과의 합으로 되어 있다. 따라서, 게이트폭 방향에 있어서의 게이트 전극(7)의 길이 y3를 짧게 하는데는 배선을 꺼내기 위해 필요한 길이 y2를 없애는 것이 고려된다.
상기 종래의 반도체 장치에 있어서는 제 3 접촉공(8c)은 소자 분리영역에 형성되어 있지만 상기 y2를 없애는 데는 이 제 3 접촉공(8c)을 소자영역에 형성하지 않으면 안된다. 이 접촉공(8c)을 소자영역에 형성하면, 접촉공(8c)을 형성할때의 에칭에 의한 손상에 의해 게이트 산화막이 파괴될 수 있다.
본 발명은 상기와 같은 사정을 고려하여 이루어진 것이며, 그 목적은 사진 식각법 및 이방성 에칭 각각에 기인한 치수의 불균일성의 영향을 받지 않고 게이트 길이를 축소하는 동시에, 게이트폭 방향에 있어서의 게이트 전극의 길이를 축소한 반도체 장치 및 그 제조방법을 제공하는 데 있다.
본 발명은 상기 과제를 해결하기 위해 반도체 기판에 설치된 제 1 및 제 2 확산층과, 상기 제 1 확산층 위에 설치된 제 1 절연막과, 상기 제 1 절연막위에 설치된 제 2 절연막과, 상기 반도체 기판의 최소한 상기 제 1 확산층과 상기 제 2 확산층과의 사이 위에 설치되며 두께가 제 2 절연막 보다 얇은 게이트 산화막과, 상기 제 2 절연막 위에 일단의 설치되고 상기 게이트 산화막 위에 타단이 설치되며, 상기 제 2 절연막 위의 막두께가 게이트 길이와 같은 게이트 전극과, 상기 게이트 전극 위에 설치된 제 3 절연막과, 상기 제 2 절연막의 윗쪽에 설치되어 상기 제 3 절연막에 형성된 접촉공과, 상기 접촉공 안에 설치된 배선을 구비하는 것을 특징으로 하고 있다.
또, 반도체 기판의 표면상에 제 1 절연막을 설치하고, 이 제 1 의 절연막 위에 마스크막을 설치하는 공정과, 상기 마스크막을 마스크로 하여 상기 반도체기판에 불순물을 첨가함으로써 제 1 확산층을 형성하는 공정과, 제 1 절연막 및 상기 마스크막위에 제 2 절연막을 설치하고, 제 2 절연막을 상기 마스크막의 표면이 노출할때까지 에치백하는 공정과, 상기 마스크막 및 상기 제 1 절연막을 제거하고, 상기 반도체 기판의 표면상에 게이트 산화막을 설치하는 공정과, 상기 제 2 절연막 및 상기 게이트 산화막위에 도전층을 설치하는 공정과, 상기 도전층중 상기 제 2 절연막에 대응한 높이가 높은 부분을 마스크로 하여 높이가 낮은 부분에 대응한 상기 반도체 기판내에 불순물을 첨가함으로써 제 2의 확산층을 형성하는 공정과, 상기 도전층위에 제 3 절연막을 설치하는 공정과, 상기 제 2 절연막의 윗쪽 또한 상기 제 3 절연막에 접촉공을 형성하고, 이 접촉공 내에 배선을 설치하는 공정으로 이루어어지는 것을 특징으로 하고 있다.
본 발명은 반도체 기판의 표면상에 게이트 산화막을 설치하고, 제 2 절연막 및 상기 게이트 산화막 위에 도전층을 설치한 다음 상기 도전층중 상기 제 2 절연막에 대응하는 높이가 높은 부분을 마스크로 하여 높이가 낮은 부분에 대응한 상기 반도체 기판내에 상기 도전층을 통과시켜 불순물을 첨가함으로써 제 2의 확산층을 형성한다. 이때문에 상기 제 2 절연막상의 막두께와 같은 게이트 길이를 갖는 게이트 전극이 형성된다. 또, 상기 도전층 위에 제 3 절연막을 설치하고, 상기 제 2 절연막의 윗쪽 또한 상기 제 3 절연막에 에칭에 의해 접촉공을 형성한다. 따라서 상기 제 2 절연막에 의해 상기 게이트 산화막에 상기 접촉공을 형성할 때의 에칭에 의한 손상을 주는 일이 없다.
이하 도면을 참조하여 본 발명을 실시예에 의해 설명한다.
제 1 도 내지 제 7 도는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조방법을 나타낸 것이다. 먼저 제 2 도에 도시한 것처럼 실리콘 기판(31)의 표면상에는 선택산화법 등에 의해 소자 분리영역(32)이 설치되고, 이 소자분리영역(32)으로 둘러싸인 소자영역(31a)에 있어서의 실리콘 기판(31)의 표면상에는 열산화 등에 의해 두께가 10nm 정도의 실리콘 산화막(33)이 설치된다. 그 다음 제 3 도에 도시한 것처럼 상기 실리콘 산화막(33) 및 소자 분리영역(32)위에는 화학 기상 성장법에 의해 두께가 200nm 정도의 제 1 다결정 실리콘막(34)의 적층된다. 이 다결정 실리콘막(34)은 사진 식각법에 의해 가공되고, 후술하는 게이트 전극에 있어서의 한쪽의 에지에 해당하는 부분이 형성된다. 다음에 이 다결정 실리콘막(34)을 마스크로 하여 가속전압 40KeV에 의해 5×1015cm-2정도의 농도로 As를 이온 주입함으로써 실리콘 기판(31)에는 예를 들어 소스영역으로서의 확산층(35)이 형성된다.
다음에 제 4 도에 도시한 것처럼 상기 실리콘 산화막(33), 제 1 다결정 실리콘막(34) 및 소자 분리영역(32)의 위에는 화학 기상 성장법에 의해 두게가 500nm정도의 SiO2막(36)이 적층된다. 그 다음 제 5 도에 도시한 것처럼 상기 SiO2막(36)은 제 1 다결정 실리콘막(34)의 표면이 노출하기까지 에치백된다.
다음에 제 6 도에 도시한 것처럼 상기 제 1 다결정 실리콘막(34) 및 상기 실리콘 산화막(33)의 제거된다. 그 다음 노출된 실리콘 기판(31)의 표면상에는 열산화에 의해 두께가 10nm 정도의 게이트 산화막(37)이 설치된다. 그리고, 상기 SiO2막(36)은 게이트 산화막(37)의 5배 이상의 두께가 필요하다.
그 다음 제 7 도에 도시한 것처럼, 상기 게이트 산화막(37)위에는 두께가 100nm 정도의 제 2 다결정 실리콘막(38)이 적층된다. 다음에 이 제 2 다결정 실리콘막(38)에는 저저항화 및 일관계의 결정을 위해 가속전압 30KeV에 의해 5×1015cm-2정도의 농도로 As를 이온 주입된다. 그 다음 가속전압 80KeV에 의해 5×1015cm-2정도의 농도로 As를 이온주입하면 다결정 실리콘막(38)의 레벨이 높은 부분을 마스크로하여, 레벨이 낮은 부분에 대응한 실리콘기판(314)내에 예를 들어 드레인 영역으로서의 확산층(39)이 형성된다.
즉, 상기 주입된 이온은 As가 두께 10nm정도의 제 2 다결정 실리콘막(38)을 통과하여 실리콘 기판(31)에 도달하는 것이다. 그러나 상기 소스확산층(35)위에는 두께가 200nm정도의 SiO2막(36)이 형성되어 있기 때문에, 이온 주입된 As가 이 SiO2막(36)에 차단되어, 소스 확산층(35)에는 도달하지 않는다. 또, SiO2막(36)과 실리콘 기판(31)에 의한 단차 부분에 적층된 제 2 다결정 실리콘 막(38)에 있어서는 그 두께 H가 SiO2막(36)의 두께와 제 2 다결정 실리콘막(38)의 두께와의 합계 즉 약 600nm로 되기 때문에, 실리콘 기판(31)에는 As가 도달하지 않는다. 따라서, 제 7 도에 나타낸 반도체 기판(31)에 드레인 확산층(39)이 형성된다. 이 결과, 후술하는 게이트 전극(40)에 있어서의 게이트 길이 L은 제 2 다결정 실리콘막(38)의 두께와 같아진다.
다음에 제 1 도에 나타낸 것처럼 상기 제 2 다결정 실리콘막(38)은 사진식각법에 의해 가공되고, 게이트 전극(40)이 형성된다. 이 게이트 전극(40), 게이트 산화막(37) 및 소자 분리영역(32)위에는 화학 기상 성장법에 의해 SiO2로 이루어진 층간 절연막(41)이 설치된다. 이 층간 절연막(41)에는 사진 식각법 및 이방성 에칭에 의해 제 1, 제 2 접촉공(41a), (41b) 및 도시하지 않은 제 2 접촉공이 소자영역(31a)에 설치된다. 이들 접촉공(41a), (41b)내 및 층간 절연막(41)위에는 두께가 50nm정도의 알루미늄 배선(42a), (42b)이 형성된다.
제 8 도는 제 1 도에 도시한 반도체 장치의 패턴 평면도이다. 제 1 접촉공(41a)에 있어서, 상기 알루미늄 배선(42a)은 게이트 전극(40)과 전기적으로 접속되어 있다. 제 3 접촉공(41c)에 있어서, 도시하지 않은 알루미늄 배선은 소스 확산층(35)과 전기적으로 접속되어 있다.
또, 게이트폭 방향에 있어서의 상기 게이트 전극(40)의 길이 Y3는 게이트 프린지의 여유로서 필요한 길이 y1와 게이트폭 w과의 합으로 되어 있다.
상기 실시예에 의하면 게이트 산화막(37) 및 소자 분리영역(32)위에 제 2 다결정 실리콘막(38)을 적층한 다음, 이 제 2 다결정 실리콘막(38)을 통과시켜 실리콘 기판(31)에 As를 이온 주입함으로써 드레인 확산층(39)을 형성하고 있다. 이 때문에 게이트 길이 L은 제 2 다결정 실리콘막(38)의 두께만에 의해 결정되고, 종래의 제조방법처럼 사진 식각법 및 이방성 에칭에 기인하는 치수의 불균일성의 영향을 받는 일이 없다. 따라서 사진 식각법에 의한 미세화의 한계보다 짧고 요동이 작은 게이트 길이 L를 형성할 수 있고 또한 신뢰성이 높은 게이트 전극(40)을 안정적으로 형성할 수 있다.
또 소스 확산층(35) 및 드레인 확산층(39)을 각기 다른 이온 주입에 의해 형성하고 있기 때문에, 확산층의 형상제어에 있어서의 자유도를 향상시킬 수 있다.
또 소자영역(31a)에 형성된 게이트 전극(40)의 일부분은 SiO2막(36)위에 형성되어 있다. 이 때문에 SiO2막(36)의 윗쪽에 게이트 전극(37)로부터의 배선을 형성하기 위한 제 1 접촉공(41a)을 설치하고 있다. 이것에 의해 이 접촉공(41a)을 형성할때, 게이트 산화막(37)에 에칭에 의한 피해를 주는 일없이 소자영역(31a)상에 게이트 전극(40)으로부터의 배선을 꺼낼 수 있다. 따라서, 제 8 도에 도시한 것처럼, 상기 종래의 반도체 장치에 있어서는 게이트폭 방향에 있어서 필요했던 게이트 전극에서 배선을 꺼내기 위한 접촉공(41a)을 설치하는 길이가 필요하지 않게 되어, 게이트폭 방향에 있어서의 게이트 전극(40)의 길이 y3를 짧게 할 수 있다. 또, 게이트 전극(40)을 미세화함으로써 소자면적의 미세화에 대해서도 유리해진다.
그리고, 본 발명의 반도체 장치는 상기 실시예에 한정되는 일이 없이 소스 확산층(35) 및 드레인 확산층(39)의 불순물로서는 As를 사용했지만 P를 사용할 수도 있다.
또, 제 2 다결정 실리콘막(38)에 As를 이온 주입하고 있지만 B 또는 P를 이온 주입 또는 열확산시킬 수도 있다.
또, 게이트 산화막(37) 및 소자 분리영역(32)위에 제 2 다결정 실리콘막(38)을 적층한 다음, 실리콘 기판(31)에 AS를 이온 주입함으로써 드레인 확산층(39)을 형성하고 있지만, 제 2 다결정 실리콘막을 적층한 다음, 실리콘 기판에 1014cm-2정도의 농도로 P를 이온 주입함으로써 드레인 확산층을 형성하고, 다음에 제 2 다결정 실리콘막을 제공하는 것에 의해 게이트 전극을 형성하고, 이 게이트 전극을 마스크로해서 1015cm-2.이상의 농도로 As를 이온 주입함으로써 2중 드레인 구조의 확산층을 형성할 수도 있다.
또, 확산층을 n형의 불순물에 의해 형성함으로써 nMOSFET를 형성하고 있지만 확산층을 P형의 불순물에 의해 형성함으로써 pMOSFET를 형성할 수도 있다.
제 9 도(a)는 본 발명의 제 2 실시예에 의한 CMOS형 반도체 장치를 나타낸 패턴 평면도이다. 제 1 배선(51)은 제 1 접촉부(52)에 의해 게이트전극(53)과 전기적으로 접속되어 있고, 이 제 1 접촉부(52)는 n채널 MOSFET(54), p채널 MOSFET(55)의 소자영역 및 소자 분리영역 위에 형성되어 있다. 상기 n채널 MOSFET(54)의 소스 확산층(54a)은 제 2 접촉부(56)에 의해 제 2 배선(57)과 전기적으로 접속되어 있고, n 채널 MOSFET(54)의 드레인 확산층(54b)은 제 3 접촉부(58)에 의해 제 3 배선(59)과 전기적으로 접속되어 있다. 이 제 3 배선(59)은 제 4 접촉부(60)에 의해 P채널 MOSFET(55)의 드레인 확산층(55a)과 전기적으로 접속되어 있고, p채널 MOSFET(55)의 소스 확산층(55b)은 제 5 접촉부(61)에 의해 제 4 배선(62)과 전기적으로 접속되어 있다.
제 9 도(b)는 종래의 CMOS형 반도체 장치를 나타낸 패턴 평면도이다. 제 1 배선(11)은 제 1 접촉부(12)에 의해 n채널 MOSFET의 소스 확장층(13)과 전기적으로 접속되어 있고, n채널 MOSFET의 드레인 확산층(14)은 제 2 접촉부(15)에 의해 제 2 배선(16)과 전기적으로 접속되어 있다. 이 제 2 배선(16)은 제 3 접촉부(17)에 의해 p채널 MOSFET의 드레인 확산층(18)과 전기적으로 접속되어 있고, p채널 MOSFET의 소스 확산층(19)은 제 4 접촉부(20)에 의해 제 3 배선(21)과 전기적으로 접속되어 있다. 또 제 4 배선(22)은 제 5 접촉부(23)에 의해 n채널 MOSFET와 p채널 MOSFET의 게이트 전극(24)과 전기적으로 접속되어 있고, 이 제 5 접촉부(23)는 소자 분리영역위에 형성되어 있다. 이 때문에 n채널 MOSFET의 소스 확사층(13)과 p채널 MOSFET의 소스 확산층(19)과의 사이의 거리 d는 게이트 프랜지의 여유로서 필요한 길이 d1와 제 5 접촉부(12)를 설치하기 위해 필요한 길이 d2와의 합으로 되어 있다.
상기 종래의 CMOS형 반도체 장치에 있어서는 소자영역상에서 게이트 전극과 그 인출 배선을 접속할 수 없지만, 이 제 2 실시예의 반도체 장치에 있어서는 제 1 접촉부(52)는 소자영역(31a)상에 형성할 수 있다. 이 때문에 n채널 MOSFET(54)의 소스 확산층(54a)과 p채널 MOSFET(55)의 소스 확산층(55b)과의 사이의 거리 d3는 상기 소스 확산층(54a), (55b)사이에 필요한 여유로서의 길이이다. 따라서 게이트폭 방향에 있어서의 게이트 전극의 길이를 종래의 반도체 장치 보다 짧게 할 수 있고, 상기 제 2 실시예에 있어서도 제 1 실시예와 같은 효과를 얻을 수 있다.
그리고 본원 청구범위의 각 구성요소에 병기한 도면 참조 부호는 본원 발명의 이해를 용이하게 하기 위한 것이며, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의도로 병기한 것은 아니다.
이상 설명한 바와 같이 본 발명에 의하면 제 1 절연막 위에 제 2 절연막을 설치하고, 마스크막 및 상기 제 1 절연막을 제거하고, 반도체 기판의 표면상에 게이트 산화막을 설치하여, 상기 제 2 절연막 및 상기 게이트 산화막위에 도전층을 설치하고, 상기 도전층중 상기 제 2 절연막에 대응하는 높이가 높은 부분을 마스크로 하고 높이가 낮은 부분에 대응한 상기 반도체 기판내에 불순물을 첨가함으로써 제 2 확산층을 형성한다. 따라서 사진 식각법 및 이방성 에칭 각각에 기인한 치수의 불균일성의 영향을 받는 일 없이 게이트 길이를 축소할 수 있 있는 동시에 게이트폭 방향에 있어서의 게이트 전극의 길이를 축소할 수 있다.
Claims (2)
- 반도체 기판(31)에 설치된 제 1 및 제 2 확산층(35), (39)과, 상기 제 1 확산층 위에 설치된 제 1 절연막(33)과, 상기 제 1 절연막 위에 설치된 제 2 절연막(36)과, 상기 반도체 기판의 최소한 상기 제 1 확산층과 상기 제 2 확산층 사이의 위에 설치되며, 두께가 제 2 절연막 보다 얇은 게이트 산화막(37)과, 상기 제 2 절연막 위에 일단이 설치되고, 상기 게이트 산화막 위에 타단이 설치되며, 상기 제 2 절연막상의 막두께가 게이트 길이와 같은 게이트 전극(40)과, 상기 게이트 전극 위에 설치된 제 3 절연막(41)과, 상기 제 2 절연막의 윗쪽에 설치되어, 상기 제 3 절연막에 형성된 접촉공(41a)과, 상기 접촉공내에 설치된 배선(42a)을 구비하는 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 표면상에 제 1 절연막을 설치하고, 이 제 1절연막위에 마스크막을 설치하는 공정과, 상기 마스크막을 마스크로 하여 상기 반도체기판에 불순물을 첨가하는 것에 의해 제 1 확산층을 형성하는 공정과, 상기 제 1 절연막 및 상기 마스크막 위에 제 2 절연막을 설치하고, 이 제 2 절연막을 상기 마스크막의 표면이 노출할때까지 에치백하는 공정과, 상기 마스크막 및 상기 제 1 절연막을 제거하여, 상기 반도체 기판의 표면상에 게이트 산화막을 설치하는 공정과, 상기 제 2 절연막 및 상기 게이트 산화막 위에 도전층을 설치하는 공정과, 상기 도전층중 상기 제 2 절연막에 대응한 높이가 높은 부분을 마스크로 하고 높이가 낮은 부분에 대응한 상기 반도체 기판내에 불순물을 첨가하는 것에 의해 제 2확산층을 형성하는 공정과, 상기 도전층 위에 제 3 절연막을 설치하는 공정과, 상기 제 2 절연막의 윗쪽 그리고 상기 제 3 절연막에, 접촉공을 형성하여, 이 접촉공 내에 배선을 설치하는 공정으로 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
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