KR960000963B1 - Semiconductor integrated circuit device fabrication process - Google Patents
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Abstract
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Description
제1도는 본 발명에 따른 IC장치의 제조방법의 제1실시예에 관한 공정의 일부를 나타낸 단면도.1 is a cross-sectional view showing a part of a process relating to a first embodiment of a method of manufacturing an IC device according to the present invention.
제2도는 제1도의 후속공정을 나타낸 단면도.2 is a cross-sectional view showing a subsequent process of FIG.
제3도는 본 발명에 따른 IC장치의 제조방법의 제2실시예에 관한 공정의 일부를 나타낸 단면도.3 is a sectional view showing a part of a process relating to a second embodiment of a method of manufacturing an IC device according to the present invention.
제4도는 제3도의 후속공정을 나타낸 단면도.4 is a cross-sectional view showing a subsequent process of FIG.
제5도는 종래 DRAM의 제조방법을 나타낸 단면도이다.5 is a cross-sectional view showing a conventional method for manufacturing a DRAM.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
101,201 : 반도체기판 102,202 : 소자분리영역101,201 semiconductor substrate 102,202 isolation region
103 : 도랑 104,212 : 캐패시터 전하축적층103: trench 104,212: capacitor charge storage layer
105,213 : 캐패시터 게이트 절연막 106,214 : 캐패시터전극105,213 capacitor gate insulating film 106,214 capacitor electrode
107 : 열산화막 108,203 : 게이트 절연막107: thermal oxide film 108,203: gate insulating film
110,205 : 게이트전극 111,206 : 소스/드레인영역110,205: gate electrode 111,206: source / drain region
112,207 : 선택성장 다결정 실리콘층 113,208 : 다결정 실리콘 산화막112,207 Selective growth polycrystalline silicon layer 113,208 Polycrystalline silicon oxide film
114,118,216,219 : 층간절연막 116,210,211 : 접속구멍114,118,216,219: Interlayer insulating film 116,210,211: Connection hole
117,218 : 비트선 119,220 : 알루미늄배선117,218 Bit line 119,220 Aluminum wiring
120,221 : 패시베이션막120,221 passivation film
[산업상의 이용분야][Industrial use]
본 발명은 IC(반도체 집적회로)장치의 제조방법에 관한 것으로, 특히 자기정합기술에 따른 접속구멍의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing an IC (semiconductor integrated circuit) device, and more particularly to a method for forming a connection hole according to a self-aligning technique.
[종래의 기술 및 그 문제점][Traditional Technology and Problems]
제5도(a) 내지 (d)는 자기정합기술에 따른 접속구멍을 구비한 반도체장치, 예컨대 다이나믹 메모리(이하, DRAM이라 표기함)에 관한 종래의 제조방법의 일례를 나타낸 것이다.5A to 5D show an example of a conventional manufacturing method for a semiconductor device having a connection hole according to a self-aligning technique, for example, a dynamic memory (hereinafter referred to as DRAM).
먼저, 제5도(a)에 도시된 바와 같이 주지된 방법에 의해 P형 반도체기판(301)의 표면에 도시되지 않은 소자분리영역을 선택적으로 형성한다.First, an element isolation region (not shown) is selectively formed on the surface of the P-type semiconductor substrate 301 by a known method as shown in FIG.
또한, 주지된 방법에 의해 기판의 소자영역표면에 도랑(303)을 선택적으로 형성하고, 상기 도랑(303)의 주변에 캐패시터 전하축적용 확산층(304)을 형성하며, 상기 도랑(303)의 내면에 캐패시터 게이트 절연막(305)을 형성하고, 상기 도랑(303)의 내부를 매립하도록 캐패시터전극을 형성함으로써 도랑형 캐패시터(trench capacitor)를 형성한다. 그리고 상기 다결정 실리콘막의 표면을 산화시켜 열산화막을 형성한다. 또한 열산화에 의해 소자영역의 표면상에 게이트 절연막(308)을 형성하고, 또 기판상의 전면에 도전막(309; 예컨대, 다결정 실리콘 막)을 퇴적시키며, 전면에 절연막, 예컨대 CVD(기상성장)산화막(310)을 퇴적시킨다. 그리고, 소정의 포토레지스트 패턴(311)을 형성하고, 이것을 마스크로 이용하여 선택적으로 상기 CVD산화막(310) 및 다경정 실리콘막(309)을 반응성 이온에칭(RIE)법에 의해 제거해서 게이트전극(309)을 형성한다. 또한 상기 게이트전극(309)을 마스크로 이용해서 N형 불순물, 예컨대 인(P)을 이온주입하여 N형 MOS트랜지스터의 소스·드레인영역으로 되는 N형 확산층(312)을 형성한다.In addition, a trench 303 is selectively formed on an element region surface of the substrate by a known method, and a capacitor charge storage diffusion layer 304 is formed around the trench 303, and an inner surface of the trench 303 is formed. A trench gate is formed by forming a capacitor gate insulating film 305 in the capacitor gate and forming a capacitor electrode to fill the inside of the trench 303. The surface of the polycrystalline silicon film is oxidized to form a thermal oxide film. In addition, the gate insulating film 308 is formed on the surface of the element region by thermal oxidation, and a conductive film 309 (for example, a polycrystalline silicon film) is deposited on the entire surface of the substrate, and an insulating film, for example, CVD (vapor growth), is deposited on the entire surface. The oxide film 310 is deposited. Then, a predetermined photoresist pattern 311 is formed, and using the mask as a mask, the CVD oxide film 310 and the polycrystalline silicon film 309 are selectively removed by reactive ion etching (RIE) to form a gate electrode ( 309). Further, using the gate electrode 309 as a mask, an N-type impurity such as phosphorus (P) is ion-implanted to form an N-type diffusion layer 312 serving as a source / drain region of the N-type MOS transistor.
다음으로, 상기 포토레지스트 패턴(311)을 제거하고, 제5도(b)에 도시된 바와 같이 기판상의 전면에 CVD산화막(313) 및 층간절연막(314)을 차례로 퇴적시킨다. 그리고 게이트전극간을 노출시키기 위한 포토레지스트 패턴(315)을 형성한다.Next, the photoresist pattern 311 is removed and a CVD oxide film 313 and an interlayer insulating film 314 are sequentially deposited on the entire surface of the substrate as shown in FIG. A photoresist pattern 315 is formed to expose the gate electrodes.
다음으로, 제5도(c)에 도시된 바와 같이, 예컨대 RIE법에 의해 상기 포토레지스트 패턴(315)을 마스크로 이용해서 선택적으로 상기 층간절연막(314)과 CVD산화막(313) 및 상기 게이트 절연막(308)을 상기 N형 확산층(312)의 표면이 노출될때까지 에칭함으로써 접속구멍(316)을 형성한다.Next, as shown in FIG. 5C, the interlayer insulating film 314, the CVD oxide film 313, and the gate insulating film are selectively used, for example, using the photoresist pattern 315 as a mask by RIE. The connection hole 316 is formed by etching 308 until the surface of the N-type diffusion layer 312 is exposed.
계속해서, 상기 포토레지스트(315)를 제거하고, 제5도(d)에 도시된 바와 같이 기판상의 전면에 MoSi2, WSi2등의 실리사이드막을 스퍼터링법에 의해 피착시키고, 이것을 패터닝함에 따라 상기 접속구멍(316) 저면의 N형 확산층(312)에 접속되는 비트선용 배선(317)을 형성한다. 그리고, 층간절연막(318)상에 금속배선(319; 예컨대, 알루미늄)을 형성하고, 또한 전면에 패시베이션막(320)을 형성한다.Subsequently, the photoresist 315 is removed, and a silicide film such as MoSi 2 , WSi 2, or the like is deposited on the entire surface of the substrate by sputtering as shown in FIG. The bit line wiring 317 connected to the N-type diffusion layer 312 at the bottom of the hole 316 is formed. A metal wiring 319 (for example, aluminum) is formed on the interlayer insulating film 318, and a passivation film 320 is formed on the entire surface.
상기한 제조방법에서는, 접속구멍(316)을 형성할때의 에칭에 의해 상기 게이트전극(309) 상부의 CVD산화막(313,310)도 일부가 깍여지게 됨에 따라, 그후에 형성되는 상기 비트선(317)과 상기게이트전극(309)간의 거리가 좁혀져 양자간의 층간내압(層間耐壓)이 저하될 우려가 있다.In the above-described manufacturing method, part of the CVD oxide films 313 and 310 on the gate electrode 309 is also scraped off by etching when the connection hole 316 is formed. The distance between the gate electrodes 309 may be shortened, thereby reducing the interlayer breakdown voltage between the gate electrodes 309.
따라서, 이것을 방지하고, 상기 비트선(317) 및 게이트전극(309)간의 층간내압을 보증하기 위해서는 게이트전극(309)의 측부에서의 CVD산화막(313)의 폭을 크게 형성할 필요가 있다. 그러나, 그렇게 하면 상기 CVD산화막(313)의 막두께가 지나치게 두껍게 형성되게 되므로, 상기 접속구멍(316)을 형성할때에 CVD산화막(313)의 에칭량이 많아지게 되고 CVD산화막(313)의 막두께에 대한 에칭량의 오차가 증대되게 된다. 이에 따라 접속구멍(316)을 형성하기 위한 가공마진이 저하되어 충분한 원료대제품비와 고신뢰성성을 얻을수 없다는 문제가 있다.Therefore, in order to prevent this and to ensure the interlayer breakdown voltage between the bit line 317 and the gate electrode 309, the width of the CVD oxide film 313 on the side of the gate electrode 309 needs to be large. However, since the film thickness of the CVD oxide film 313 is formed too thick, the etching amount of the CVD oxide film 313 increases when the connection hole 316 is formed, and the film thickness of the CVD oxide film 313 is increased. The error of the etching amount with respect to is increased. As a result, the processing margin for forming the connection hole 316 is lowered, and there is a problem that sufficient raw material-to-product ratio and high reliability cannot be obtained.
상기한 바와 같이 종래 IC장치의 제조방법에 있어서, 자기정합기술에 따른 접속구멍의 형성방법은, 접속구멍 내벽의 절연막 내압을 보증하고자 할 경우, 접속구멍 형성시에 에칭의 대상으로 되는 절연막의 막두께가 상당히 두껍게 형성되므로 이 절연막의 막두께에 대한 에칭량의 오차가 커지고 접속구명을 형성하기 위한 가공마진이 저하되어 충분한 원료대 제품비 및 고신뢰성을 얻을 수 없다고 하는 문제가 있었다.As described above, in the manufacturing method of the conventional IC device, the method of forming the connection hole according to the self-aligning technique is a film of the insulating film to be etched at the time of forming the connection hole in order to ensure the breakdown voltage resistance of the inner wall of the connection hole. Since the thickness is formed considerably thick, there is a problem that the error of the etching amount with respect to the film thickness of the insulating film becomes large, and the processing margin for forming the connection life is reduced, so that sufficient raw material-to-product ratio and high reliability cannot be obtained.
[발명의 목적][Purpose of invention]
본 발명은 상기한 점을 감안하여 발명된 것으로, 자기정합기술에 의해 접속구멍을 형성할때 에칭의 대상으로 되는 절연막의 막두께를 비교적 얇게 해서 절연막의 막두께에 대한 에칭량의 오차를 적게 할 수 있고, 접속구멍을 형성하기 위한 가공마진을 향상시켜 충분한 원료대 제품비와 고신로성을 실현할 수 있으며, 또한 접속구멍 내벽의 절연막 내압을 보증할 수 있는 반도체 집적회로장치의 제조방법을 제공하는 것을 그 목적으로 한다.The present invention has been made in view of the above point, and when the connection hole is formed by the self-aligning technique, the thickness of the insulating film to be etched is made relatively thin so that the error of the etching amount with respect to the film thickness of the insulating film can be reduced. It is possible to improve the processing margin for forming the connection hole, to realize a sufficient raw material-to-product ratio and high reliability, and to provide a method for manufacturing a semiconductor integrated circuit device capable of ensuring the breakdown voltage resistance of the inner wall of the connection hole. For that purpose.
[발명의 구멍][Hole of invention]
상기 목적을 달성하기 위한 본 발명에 따른 IC장치의 제조방법은, 제1도전층을 갖춘 반도체기판의 표면상에 제1절연막을 형성하는 공정과, 상기 제1절연막상에 제1도전막을 형성하고 이것을 패터닝해서 적어도 2개의 제1배선을 평행하게 형성하는 공정, 상기 제1배선을 선택적으로 성장시키고, 또한 이것을 산화시켜 제1배선의 상부 및 측명부에 상기 제1절연막보다 두꺼운 산화막을 형성하는 공정, 상기 2개의 제1배선간의 상기 제1절연막을 에칭하여 상기 제1도전층에 도달하는 접속구멍을 형성하는 공정 및, 상기 접속구멍 저면의 제1도전층에 접속되는 제2배선을 형성하는 공정을 구비한 것을 특징으로 한다.A method of manufacturing an IC device according to the present invention for achieving the above object comprises the steps of forming a first insulating film on the surface of a semiconductor substrate having a first conductive layer, and forming a first conductive film on the first insulating film. Patterning this to form at least two first wirings in parallel, and selectively growing the first wirings, and further oxidizing them to form an oxide film thicker than the first insulating film on the top and side portions of the first wirings. Etching the first insulating film between the two first wirings to form a connection hole reaching the first conductive layer, and forming a second wiring connected to the first conductive layer on the bottom surface of the connection hole. Characterized in that provided.
[작용][Action]
상기와 같이 구성된 본 발명은, 반도체기판상의 제1절연막상에 형성된 제1배선(예컨대, 다결정 실리콘막)을 선택적으로 성장시키고, 또한 이것을 산화시켜 제1배선의 상부 및 측면부에 상기 제1절연막보다 두꺼운 산화막을 형성하고 있다. 이에따라, 상기 제1배선의 측면부에 선택성장되어 산화된 산화막을 에칭마스크로 이용해서 자기정합적으로 접속구멍을 형성할 때, 에칭의 대상으로 되는 절연막의 막두께는 비교적 얇기 때문에 이 절연막의 막두께에 대한 에칭량의 오차가 적어지게 되어 접속구명을 형성하기 위한 가공마진을 향상시켜 충분한 원료대 제품비와 고신뢰성을 실현할 수 있게 된다. 또한, 상기 제1배선을 선택적으로 성장시킬 때, 그 측면부에 상면부와 거의 동일한 두께로 성장되므로, 제1배선의 측면부의 산화막 두께가 충분히 확보되어 접속구멍 내벽의 절연막 내압이 충분히 보증되게 된다.According to the present invention configured as described above, a first wiring (for example, a polycrystalline silicon film) formed on a first insulating film on a semiconductor substrate is selectively grown, and further oxidized so that the upper portion and the side surface of the first wiring are formed over the first insulating film. A thick oxide film is formed. As a result, when the connection holes are formed in a self-aligned manner by using an oxide film that is selectively grown and oxidized on the side surface of the first wiring as an etching mask, the thickness of the insulating film to be etched is relatively small, so that the thickness of the insulating film is relatively thin. Since the error of the etching amount is reduced, the processing margin for forming the connection life is improved, and sufficient raw material-to-product ratio and high reliability can be realized. Further, when the first wiring is selectively grown, the sidewall portion is grown to the same thickness as that of the upper surface portion, so that the oxide film thickness of the side portion of the first wiring line is sufficiently secured, and the insulation pressure resistance of the inner wall of the connection hole is sufficiently ensured.
[실시예]EXAMPLE
이하, 도면을 참조하면서 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
제1도(a) 내지 제1도(c) 및 제2도(a) 내지 제2도(c)는, 본 발명에 따른 IC장치의 제조방법의 제1실시예로서, 도량형 구조(Trench)의 캐패시터를 이용한 DRAM의 제조공정의 일부를 도시한 것이다.1 (a) to 1 (c) and 2 (a) to 2 (c) show a first embodiment of a method of manufacturing an IC device according to the present invention. A part of the manufacturing process of DRAM using a capacitor is shown.
먼저, 제1도(a)에 도시된 바와 같이 P형 반도체기판(101: 예컨대, 실리콘기판)의 표면에 주지된 선택산화기술에 의해 소자분리영역으로서 필드산화막(102)을 선택적으로 형성한다. 그리고, 예컨대 RIE법에 의해 기판의 소자영역 일부에 도랑(103)을 선택적으로 형성한다. 그후, 주지된 확산방법에 의해 상기 도랑(103)의 내벽에 인(P) 또는 비소(As)를 확산시키고, 상기 도랑(103)의 주변에 캐패시터 전하축적용인 5×1018cm-3의 불순물농도를 갖춘 N형 확산층(104)을 형성한다. 그리고, 열산화에 의해 약 10nm 정도 두께의 캐패시터 게이트 절연막으로 되는 열산화막(105)을 기판의 표면[도랑(103)의 내부를 포함함]에 형성한 후, 상기 도랑(103)을 매립하도록 기판상의 전면에 다결정 실리콘막을 300nm로 퇴적시킨다. 또한, 포토레지스트를 도포해서 패터닝하고, 상기 다결정 실리콘막이 일부를 CDE(케미컬·드라이·에칭)법에 의해 에칭해서 캐패시터전극(106)을 형성한다. 그리고, 상기 다결정 실리콘막으로 이루어진 캐패시터전극(106)의 표면을 산화시켜 50nm 정도 두께의 열산화막(107)을 형성한다.First, as shown in FIG. 1A, the field oxide film 102 is selectively formed as an element isolation region by a selective oxidation technique well known on the surface of a P-type semiconductor substrate 101 (for example, a silicon substrate). Then, for example, the trench 103 is selectively formed in a part of the element region of the substrate by the RIE method. Thereafter, phosphorus (P) or arsenic (As) is diffused on the inner wall of the trench 103 by a well-known diffusion method, and impurities of 5x10 18 cm -3 are applied to the capacitor charge storage around the trench 103. An N-type diffusion layer 104 having a concentration is formed. Then, by thermal oxidation, a thermal oxide film 105 serving as a capacitor gate insulating film having a thickness of about 10 nm is formed on the surface of the substrate (including the inside of the trench 103), and then the substrate 103 is buried. A polycrystalline silicon film is deposited at 300 nm on the entire surface of the image. In addition, the photoresist is applied and patterned, and the polycrystalline silicon film is partially etched by the CDE (chemical dry etching) method to form the capacitor electrode 106. The surface of the capacitor electrode 106 made of the polycrystalline silicon film is oxidized to form a thermal oxide film 107 having a thickness of about 50 nm.
다음에는 제1도(b)에 도시된 바와 같이, 예컨대 열산화에 의해 소자 영역의 표면상에 게이트 절연막으로 되는 산화막(108)을 약 20nm 정도 두께로 형성한다. 다음으로, 예컨대 CVD법에 의해 기판상의 전면에 도전막(예컨대, 다결정 실리콘막)을 약 300nm 정도 두께로 형성한다. 그리고, 게이트전극 형성예정부분에 포토레지스트층 (109)을 패터닝 형성하고, RIE법에 의해 상기 다결정 실리콘막을 선택적으로 에칭하여 게이트전극(110: 워드선)을 형성한다. 또한, 상기 포토레지스트층(109) 및 게이트전극(110)을 마스크로 이용해서 기판(101)의 소정 부분에, 예컨대 인(P)을 5× 1018cm-2의 도우즈량으로 이온주입하여 메모리셀의 전송게이트용 N형 MOS트랜지스터의 소스·드레인영역으로 되는 N형 확산층(111)을 형성한다.Next, as shown in FIG. 1B, an oxide film 108 serving as a gate insulating film is formed on the surface of the element region by thermal oxidation, for example, about 20 nm thick. Next, a conductive film (for example, a polycrystalline silicon film) is formed to a thickness of about 300 nm on the entire surface of the substrate by, for example, CVD. Then, the photoresist layer 109 is patterned on the region where the gate electrode is to be formed, and the polycrystalline silicon film is selectively etched by RIE to form a gate electrode 110 (word line). In addition, by using the photoresist layer 109 and the gate electrode 110 as a mask, the ion is implanted into a predetermined portion of the substrate 101, for example, by phosphorus (P) at a dose of 5 × 10 18 cm −2 . An N-type diffusion layer 111 serving as a source / drain region of an N-type MOS transistor for a transfer gate of a cell is formed.
다음으로, 상기 포토레지스트층(109)을 제거하고, 제1도(c)에 도시된 바와 같이 상기 다결정 실리콘막으로 이루어진 게이트전극(110)을 선택에피택셜 성장시켜 게이트전극(110)의 상부 및 측면부에 고밀도의 불순물을 포함하는 다결정 실리콘층 (112)을 형성한다.Next, the photoresist layer 109 is removed, and the gate electrode 110 made of the polycrystalline silicon film is selectively epitaxially grown as shown in FIG. A polycrystalline silicon layer 112 containing a high density of impurities is formed in the side portion.
계속해서, 제2도(a)에 도시된 바와 같이, 상기 선택성장시킨 다결정 실리콘층 (112)을 산화시켜 상기 게이트전극(110)의 상부 및 측면에 산화막(113)을 형성한다. 이때, 상기 다결정 실리콘층(112)은 불순물을 고밀도로 포함하기 때문에 증식산화(增殖酸化)되지만, 상기 산화막(108)은 거의 성장하지 않으므로, 상기 다결정 실리콘층 (112)에만 산화막(113)의 형성된다. 이어서, 전면에 층간절연막인, 예컨대 인 또는 보론(B)을 포함하는 실리케이트 유리막(114; BPSG막)을 퇴적시키고, 또한 접속구멍을 형성하기 위한 포토레지스트층(115)을 패터닝 형성한다.Subsequently, as shown in FIG. 2A, the selectively grown polycrystalline silicon layer 112 is oxidized to form an oxide film 113 on the top and side surfaces of the gate electrode 110. In this case, since the polycrystalline silicon layer 112 contains impurities at a high density, it is proliferated and oxidized, but since the oxide film 108 hardly grows, only the oxide film 113 is formed on the polycrystalline silicon layer 112. do. Subsequently, a silicate glass film 114 (BPSG film) containing, for example, phosphorus or boron (B), which is an interlayer insulating film, is deposited on the entire surface, and a photoresist layer 115 for forming connection holes is patterned.
다음에는, 제2도(b)에 도시된 바와 같이 상기 포토레지스트층(115)을 마스크로 이용해서, 예컨대 RIE법에 의해 상기 BPSG막(114) 및 상기 게이트 절연막(108)을 선택적으로 에칭해여 상기 N형 확산층(111)의 일부를 노출시킴으로써 접속구멍(116)을 형성한다.Next, as shown in FIG. 2B, using the photoresist layer 115 as a mask, the BPSG film 114 and the gate insulating film 108 are selectively etched by, for example, RIE. A connection hole 116 is formed by exposing a part of the N-type diffusion layer 111.
또한, 상기 포토레지스트층(115)을 제거하고, 제2도(c)에 도시된 바와 같이 전면에 고융점 금속(예컨대,MoSi2)막을 퇴적시키고, 소정부분에 포토레지스트층을 패터닝형성한 후, 상기 고융점 금속막을 선택적으로 에칭해여 비트선(117)을 형성한다. 다음에는 전면에 층간절연막(118; 예컨대, BPSG막)을 퇴직시킨후, 금속배선(119; 예컨대, 알루미늄 배선)을 형성하고, 또한 전면에 패시베이션막(120)을 퇴적시킨다.In addition, the photoresist layer 115 is removed, a high melting point metal (eg, MoSi 2 ) film is deposited on the entire surface, and a photoresist layer is patterned on a predetermined portion, as shown in FIG. The high melting point metal film is selectively etched to form bit lines 117. Next, after the interlayer insulating film 118 (for example, BPSG film) is retired on the entire surface, the metal wiring 119 (for example, aluminum wiring) is formed, and the passivation film 120 is deposited on the entire surface.
상기 제1실시예의 방법에 따르면, 비트선용 접속구멍(116)을 형성할때의 에칭량은, 층간절연막(114) 및 게이트 절연막(108)의 막두께로 설정되기 때문에 절연막의 에칭량을 절감시킬 수 있어 그 오차의 억제가 가능하므로, 접속구멍(116)을 형성하기 위한 가공마진을 향상시킬 수 있게 된다. 또, 접속구멍(116)을 형성할 때, 게이트전극 (110)의 측명의 산화막(113)은 거의 에칭되지 않기 때문에 게이트전극 (110)과 비트선(117)사이의 절연막 두께를 충분히 확보할 수가 있어 양자간의 절연막 내압을 충분히 보증할 수 있게 된다.According to the method of the first embodiment, the etching amount at the time of forming the bit line connection hole 116 is set to the film thickness of the interlayer insulating film 114 and the gate insulating film 108, thereby reducing the etching amount of the insulating film. Since the error can be suppressed, the machining margin for forming the connection hole 116 can be improved. In addition, since the oxide film 113 of the side of the gate electrode 110 is hardly etched when the connection hole 116 is formed, the insulating film thickness between the gate electrode 110 and the bit line 117 can be sufficiently secured. Therefore, the breakdown voltage of the insulating film can be sufficiently ensured.
또한, 상기 실시예의 방법에서는 소자영역의 표면상에 게이트 절연막으로서 산화막(108)을 형성하는 경우에 대해 설명하였으나, 이것은 직접 질화에 따른 질화막 혹은 질화막을 포함하는 산화막과의 적층막으로 구성하도록 해도 된다. 이와 같이 질화막을 게이트 절연막으로서 이용함에 따라, 상기 다결정 실리콘층(112)을 산화시킬때에 상기 산화막(108)을 이용하는 경우보다도 게이트 절연막이 산화된지 않게 되어 가공마진이 더욱 향상된다.In the method of the above embodiment, the case where the oxide film 108 is formed as the gate insulating film on the surface of the element region has been described. However, this may be configured as a laminated film with a nitride film according to direct nitriding or an oxide film including a nitride film. . By using the nitride film as the gate insulating film in this manner, the gate insulating film is not oxidized more than the case where the oxide film 108 is used when the polycrystalline silicon layer 112 is oxidized, and thus the processing margin is further improved.
제3도(a) 내지 제3(d) 및 제4도(a) 내지 제4도(c)는 본 발명에 따른 IC장치의 제조방법의 제2실시예로서, 전하축적층 접속구멍을 구비한 적층구조(stack)의 캐패시터를 이용한 DRAM의 제조공정의 일부를 도시한 것이다.3 (a) to 3 (d) and 4 (a) to 4 (c) show a second embodiment of the method of manufacturing an IC device according to the present invention, and include charge storage layer connection holes. A part of the manufacturing process of a DRAM using a capacitor of one stack is shown.
먼저, 제3도(a)에 도시된 바와 같이, P형 실리콘기판(201)의 표면에 주지된 선택산화기술에 의해 소자분리영역으로 되는 필드산화막(202)을 선택적으로 형성한다. 다음에는 예컨대 열산화에 의해 소자영역의 표면상에 게이트 절연막으로 되는 산화막(203)을 약 20nm 정도 형성한 후, 예컨대 CVD법에 의해 전면에 다결정 실리콘막을 약 300nm 정도로 퇴적시킨다. 이어서, 게이트전극 형성예정부분에 포토레지스트층(204)을 패터닝형성하고, RIE법에 의해 상기 다결정 실리콘막을 선택적으로 에칭함에 따라 게이트전극(205; 워드선)을 형성한다. 그리고, 상기 게이트전극(205)을 마스크로 이용해서 기판(201)의 소정 부분에 예컨대 인(P)을 5×1013cm-1의 도우즈량으로 이온주입해서 메모리셀의 전송게이트용 N형 MOS트랜지스터의 소스·드레인영역으로 되는 N형 확산층(206)을 형성한다.First, as shown in FIG. 3A, a field oxide film 202 serving as an element isolation region is selectively formed on the surface of the P-type silicon substrate 201 by a well-known selective oxidation technique. Next, about 20 nm of an oxide film 203 serving as a gate insulating film is formed on the surface of the element region by, for example, thermal oxidation, and then a polycrystalline silicon film is deposited about 300 nm on the entire surface by, for example, CVD. Subsequently, the photoresist layer 204 is patterned on the region where the gate electrode is to be formed, and the gate electrode 205 (word line) is formed by selectively etching the polycrystalline silicon film by RIE. Then, using the gate electrode 205 as a mask, phosphorus (P) is ion-implanted into a predetermined portion of the substrate 201 at a dose of 5x10 13 cm -1 , for example, and an N-type MOS for a transfer gate of a memory cell. An N-type diffusion layer 206 serving as a source / drain region of the transistor is formed.
계속해서, 상기 포토레지스트층(204)을 제거하고, 제3도(b)에 도시된 바와 같이 상기 다결정 실리콘막으로 이루어진 게이트전극(205)을 선택에피택셜 성장시켜 다결정 실리콘층(207)을 형성한다.Subsequently, the photoresist layer 204 is removed and the gate electrode 205 made of the polycrystalline silicon film is selectively epitaxially grown as shown in FIG. 3 (b) to form the polycrystalline silicon layer 207. do.
다음에는 제3도(c)에 도시된 바와 같이, 상기 선택성장시킨 다결정 실리콘층 (207)을 산화시켜서 상기 게이트전극(205)의 상부 및 측면에 산화막(208)을 형성하는데, 이때 상기 다결정 실리콘층(207)은 불순물을 고밀도로 포함하기 때문에 증식산화되진만, 상기 산화막(203)은 거의 성장하기 않으므로 상기 다결정 실리콘층(207)에만 산화막(208)이 형성되게 된다. 그리고, 접속구멍을 형성하기 위해 포토레지스트층 (209)을 패터닝한다.Next, as shown in FIG. 3 (c), the selectively grown polycrystalline silicon layer 207 is oxidized to form an oxide film 208 on the top and side surfaces of the gate electrode 205. The layer 207 is proliferated and oxidized because it contains impurities at a high density, but since the oxide film 203 hardly grows, the oxide film 208 is formed only in the polycrystalline silicon layer 207. Then, the photoresist layer 209 is patterned to form connection holes.
다음으로, 제3도(d)에 도시된 바와 같이 상기 포토레지스트층(209)을 마스크로 이용해서, 예컨대 RIE법에 의해 상기 산화막(203)을 선택적으로 에칭하여 상기 N형 확산층(206)의 일부를 노출시킴에 따라 접속구멍(210,211)을 형성하게 된다.Next, as shown in FIG. 3 (d), using the photoresist layer 209 as a mask, the oxide film 203 is selectively etched by, for example, RIE, to form the N-type diffusion layer 206. By exposing a portion, the connection holes 210 and 211 are formed.
이어서, 제4도(a)에 도시된 바와 같이 전면에 다결정 실리콘막을 퇴적시키고, 소정 부분에 포토레지스층 패터닝형성하여 상기 다결정 실리콘막을 선택적으로 에칭함에 따라 접속구멍(210)을 통해 상기 N형 MOS트랜지스터의 소스영역용 확산층(206)에 접속되는 캐패시터 축적층용인 다결정 실리콘막(212)과, 상기 접속구멍(211)을 통해 상기 N형 MOS트랜지스터의 드레인영역용 확산층(206)에 접속되는 다결정 실리콘막(212)이 형성된다. 또한, 열산화에 의해 전면에 캐패시터 게이트 절연막으로 되는 다결정 실리콘 산화막(213)을 형성한다. 또, 재차 전면에 다결정 실리콘막(214)을 퇴적시키고 캐패시터 게이트전극 형성예정부분에 포토레지스트층(215)을 패터닝형성한 후, 예컨대 RIE법에 의해 상기 다결정 실리콘막을 에칭함에 따라 캐패시터 게이트전극(214)을 형성한다.Subsequently, as shown in FIG. 4A, a polycrystalline silicon film is deposited on the entire surface, and a photoresist layer is patterned on a predetermined portion to selectively etch the polycrystalline silicon film, thereby connecting the N-type MOS through the connection hole 210. The polycrystalline silicon film 212 for the capacitor storage layer connected to the source region diffusion layer 206 of the transistor and the polycrystalline silicon connected to the drain region diffusion layer 206 of the N-type MOS transistor through the connection hole 211. A film 212 is formed. In addition, a polycrystalline silicon oxide film 213 serving as a capacitor gate insulating film is formed on the entire surface by thermal oxidation. In addition, after the polycrystalline silicon film 214 is deposited on the entire surface and the photoresist layer 215 is formed on the region where the capacitor gate electrode is to be formed, the capacitor gate electrode 214 is etched by etching the polycrystalline silicon film by, for example, RIE. ).
계속해서, 상기 포토레지스트층(215)을제거하고, 제4도(b)에 도시된 바와 같이 전면에 층간절연막(216; 예컨대, BPSG막)을 퇴적시킨다.Subsequently, the photoresist layer 215 is removed, and an interlayer insulating film 216 (for example, a BPSG film) is deposited on the entire surface as shown in FIG.
그후, 상기 층간절연막(216)에 비트선용 접속구멍을 형성하기 위한 포토레지스트층(217)을 패터닝형성하고, 예컨대 RIE법에 의해 상기 접속구멍(211)에 형성되어 있는 다결정 실리콘막(212)이 노출되도록 상기 층간절연막(216)을 선택적으로 에칭한다.Thereafter, a photoresist layer 217 for forming a bit line connection hole is formed in the interlayer insulating film 216, and the polycrystalline silicon film 212 formed in the connection hole 211 by, for example, RIE is formed. The interlayer insulating film 216 is selectively etched to expose it.
다음에는 상기 포토레지스트층(217)을 제거하고, 제4도(c)에 도시된 바와 같이 전면에 고융점 금속(예컨대, MoSi2)막을 퇴적시키고 소정 부분에 포토레지스트층을 패터닝한 다음, 상기 고융점 금속막을 선택적으로 에칭함에 따라 비트선(218)을 형성한다. 그후, 전면에 층간절연막(219; 예컨대,BPSG막)을 퇴적시키고, 또 금속배선(220; 예컨대, 알루미늄배선)을 형성한 다음, 전면에 패시베이션막(221)을 퇴적시킨다.Next, the photoresist layer 217 is removed, a high melting point metal (eg, MoSi 2 ) film is deposited on the entire surface, and the photoresist layer is patterned on a predetermined portion, as shown in FIG. The bit line 218 is formed by selectively etching the high melting point metal film. Thereafter, an interlayer insulating film 219 (e.g., BPSG film) is deposited on the entire surface, and a metal wiring 220 (e.g., aluminum wiring) is formed, and then the passivation film 221 is deposited on the entire surface.
상기 제2실시예의 방법에 따르면, 접속구멍(210,211)을 형성할때의 에칭량은 게이트 절연막용 산화막(203)의 막두께로 설정되므로, 절연막의 에칭량을 절감시킬 수 있어 그 오차를 억제할 수 있으므로 접속구멍을 형성하기 위한 가공마진을 향상시킬 수 있게 된다. 또, 상기 접속구멍(210,211)을 형성할 때 게이트전극(205)의 측면의 산화막(208)은 거의 에칭되지 않기 때문에 게이트전극(205)과 비트선(218) 사이의 절연막 내압을 충분히 확보할 수 있다. 더욱이, 비트선용 접속구멍(211)의 개공면적은 그 밑바탕에 다결정 실리콘막(212)이 형성되어 있으므로 종래의 개공면적보다도 크게 형성할 수 있게 된다.According to the method of the second embodiment, since the etching amount at the time of forming the connection holes 210 and 211 is set to the film thickness of the oxide film 203 for the gate insulating film, the etching amount of the insulating film can be reduced and the error can be suppressed. Therefore, the machining margin for forming the connection hole can be improved. In addition, since the oxide film 208 on the side of the gate electrode 205 is hardly etched when the connection holes 210 and 211 are formed, the breakdown voltage between the gate electrode 205 and the bit line 218 can be sufficiently secured. have. Further, since the opening area of the bit line connection hole 211 is formed under the polycrystalline silicon film 212, it can be made larger than the conventional opening area.
또한, 상기 실시예에서는 DRAM의 제조방법을 설명하였으나, 본 발명은 이것에 한정되지 않으며, 미세화된 반도체소자를 구비한 고밀도의 LSI(대규모 집적회로)의 제조에도 적용할 수 있다.In addition, although the manufacturing method of the DRAM has been described in the above embodiment, the present invention is not limited thereto, and the present invention can also be applied to the manufacture of high density LSIs (large scale integrated circuits) having micronized semiconductor elements.
[발명의 효과][Effects of the Invention]
상술한 바와 같이 본 발명에 따른 IC장치의 제조방법에 의하면, 자기정합기술에 의해 접속구멍을 형성할 때 에칭의 대상으로 되는 절연막의 막두께를 비교적 얇게 형성함으로써 이 절연막의 막두께에 대한 에칭량의 오차를 작게할 수 있어 접속구멍을 형성하기 위한 가공마진을 향상시켜서 충분한 원료대 제품비와 고신뢰성을 실현할 수 있으며, 또한 접속구멍 내벽의 절연막 내압을 보증할 수 있으므로 고밀도의 LSI의 제조에 적용시켜도 효과적이다.As described above, according to the manufacturing method of the IC device according to the present invention, when forming the connection hole by the self-aligning technique, the thickness of the insulating film to be etched is formed relatively thin so that the etching amount with respect to the film thickness of the insulating film. It is possible to reduce the error of the material, improve the processing margin for forming the connection hole, realize sufficient material-to-product ratio and high reliability, and guarantee the insulation pressure resistance of the inner wall of the connection hole, so it is applicable to the production of high density LSI. It is also effective.
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