Claims (3)
수신 신호(X[n])의 왜곡을 보상하는 유한 충격 응답 필터(10)의 출력(Z[n])을 검출한 오차 계산부(20)가 오차를 산출하면 계수 갱신 회로(30)가 수신 신호(X[n])와 상기 오차 계산부(20)의 오차 신호(e[n])를 연산하여 갱신된 필터 계수(C[n])를 상기 유한 충격 응답 필터(10)에 출력하는 적응형 채널 등화기에 있어서, 수신 신호(X[n])를 저장하는 수신 신호 저장부(1)와, 오차 신호(e[n])를 샘플링하는 래치(2)와, 상기 수신 신호 저장부(1)와 래치(2)를 제어하는 제어부(3)와, 상기 수신 신호 저장부(1)의 출력(X[n-k])과 래치(2)의 출력(E[n])을 연산하여 갱신률 조절 신호(CTL)에 따라 갱신 계수([n])를 출력하는 갱신값 계산부(4)와, 이 갱신값 계산부(4)의 출력([n])과 이전의 필터계수(Ci)를 합산하여 새로운 필터 계수(C[n])를 출력하는 덧셈기(6)와, 채널신호(NCH)를 디코딩하는 채널 인덱스 발생부(5)와, 이 채널 인덱스 발생부(5)의 인덱스 비트(IAddr)에 따라 이전 채널의 계수인 상기 덧셈기(6)의 출력(C[n])을 출력할때 어드레스(Raddr)에 의해 N개의 계수를 저장하고 상기 덧셈기(6)에 이전 필터 계수(Ci)를 출력하는 듀얼 포트 램(7)과, 이 듀얼 포트 램(7)에 어드레서(RAddr)를 발생시킴과 아울러 상기 유한 충격 응답 필터(10)에 어드레스(FAddr)를 발생시키는 번지 발생부(8)로 구성함을 특징으로 하는 적응형 채널 등화기의 계수 갱신 회로.If the error calculation unit 20 that detects the output Z [n] of the finite shock response filter 10 that compensates for the distortion of the received signal X [n] calculates an error, the coefficient update circuit 30 receives the error. Adaptive to calculate the signal X [n] and the error signal e [n] of the error calculator 20 and output the updated filter coefficient C [n] to the finite shock response filter 10. In the channel equalizer, a reception signal storage unit 1 for storing a reception signal X [n], a latch 2 for sampling an error signal e [n], and the reception signal storage unit 1 And the control unit 3 for controlling the latch 2, the output rate X [nk] of the reception signal storage unit 1 and the output E [n] of the latch 2, and the update rate is adjusted. According to the signal (CTL) an update value calculation unit 4 for outputting [n]), and an output value of the update value calculation unit 4 ( [n]) and an adder 6 for summing the previous filter coefficient Ci and outputting a new filter coefficient C [n], a channel index generator 5 for decoding the channel signal NCH, When outputting the output C [n] of the adder 6, which is the coefficient of the previous channel, according to the index bit IAddr of the channel index generator 5, N coefficients are stored by the address Raddr. The dual port RAM 7 outputting the previous filter coefficient Ci to the adder 6 and an addresser Raddr are generated in the dual port RAM 7 and the finite shock response filter 10 is generated. A coefficient updating circuit of an adaptive channel equalizer, characterized by comprising a address generator (8) for generating an address (FAddr).
제1항에 있어서, 갱신값 계수부(4)는 수신 신호 저장부(1)의 출력(X[n])과 래치(2)의 출력(V[n])을 각기 샘플링하는 래치(12)(13)와, 이 래치(12)(13)의 (n+1)비트 출력(V1[n])(V2[n])을 갱신률 조절 신호(CTL)에 따라 선택, 출력하는 멀티플렉서(14)와, 이 멀티플렉서(14)의 출력(V0[n])을 샘플링하여 갱신 계수([n])를 출력하는 래치(15)로 구성함을 특징으로 하는 적응형 채널 등화기의 계수 갱신 회로.The latch 12 of claim 1, wherein the update value counting unit 4 samples the output X [n] of the received signal storage unit 1 and the output V [n] of the latch 2, respectively. (13) and a multiplexer for selecting and outputting the (n + 1) bit outputs (V 1 [n]) (V 2 [n]) of the latches (12) and (13) according to the update rate adjustment signal (CTL). (14) and the output (V 0 [n]) of the multiplexer 14 are sampled to obtain an update coefficient ( [n]) and a latch 15 for outputting the coefficient update circuit of the adaptive channel equalizer.
제1항에 있어서, 수신 신호 저장부(1)는 N번째 필터 계수(CN-1)부터 갱신할 경우 선입선출 메모리(FIFO)로 구성하고 1번째 필터 계수(C0)부터 갱신할 경우 후입선출 메모리(LIFO)로 구성함을 특징으로 하는 적응형 채널 등화기의 계수 갱신 회로.The received signal storage unit 1 is configured as a first-in first-out memory (FIFO) when updating from the Nth filter coefficient (C N-1 ), and the last-input when updating from the first filter coefficient (C 0 ). Coefficient updating circuitry of an adaptive channel equalizer, characterized by an electoral memory (LIFO).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.