KR950003403B1

KR950003403B1 - Semiconductor device with level setting circuit

Info

Publication number: KR950003403B1
Application number: KR1019920018439A
Authority: KR
Inventors: 정철민; 박운용
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1992-10-08
Filing date: 1992-10-08
Publication date: 1995-04-12
Also published as: KR940010093A

Abstract

The level-setting circuit for equalizing data line/bit line in the static RAM has the first sensing means receiving the control signal from the pulse generator where a channel is formed between the constant voltage generator and the transmission line; the second sensing means receiving the control signal from the said pulse generator where a channel is formed between the constant voltage generator and the sub data lines; the third sensing means receiving the control signal from the said pulse generator where a channel is formed between the constant voltage generator and the data lines. The transmission line is set at the constant voltage level when the transmission line is equalizing.

Description

Semiconductor memory device with level setting circuit

제1도는 종래의 비트라인 또는 데이타라인의 이퀄라이즈를 보여주는 회로도.1 is a circuit diagram showing equalization of a conventional bit line or data line.

제2도는 본 발명에 의한 이퀄라이즈를 보여주는 회로도.2 is a circuit diagram showing equalization according to the present invention.

제3도는 제2도의 1/2 VCC 발생회로의 실시예.3 is an embodiment of the 1/2 VCC generating circuit of FIG.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 스테틱 램(static RAM)에서 소정의 데이타를 전송하는 비트라인 또는 데이타라인을 이퀄라이즈(equalize)하기 위한 레벨-세팅(level setting)회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a level-setting circuit for equalizing a bit line or a data line for transferring predetermined data in a static RAM.

반도체 메모리 장치가 점점 초고집적화 추세에 따라 칩의 고속동작의 중요성이 증대되고 있다. 칩의 고속동작을 위해서는 소정의 데이타를 전송하는 비트라인 또는 데이타라인에서 데이타의 입출력동작이 얼마나 고속으로 이루어질 수 있느냐가 특히 중요함은 이미 이 분야에 잘 알려져 있는 사실이다. 그래서 상기 비트라인 또는 데이타라인을 데이타 액세스동작전에 소정의 전압레벨로 프리차아지(precharge) 및 이퀄라이즈하는 것이 제시되었다. 이는 쌍(pair)으로 구성되어 데이타 액세스동작시 서로 상보적인 논리동작을 가지는 비트라인 및 데이타라인을 소정의 정전압레벨로 이퀄라이즈하므로서 데이타 입출력시에 디벨로프(develope : 이는 한쌍의 라인이 데이타 입출력시에 하나는 논리"하이(H)"로 다른 하나는 논리"로우(L)"로 각각 상보적인 전압레벨을 가지는 동작상태를 의미한다.)의 고속화를 위함이다.As semiconductor memory devices are increasingly highly integrated, the importance of high-speed operation of chips is increasing. For the high speed operation of the chip, it is already well known in the art that how fast the input / output operation of the data can be performed in the bit line or the data line for transmitting predetermined data. Thus, it has been proposed to precharge and equalize the bit line or data line to a predetermined voltage level before a data access operation. It is composed of a pair and equalizes bit lines and data lines having complementary logic operations with each other during a data access operation to a predetermined constant voltage level. One is a logic " high (H) " and the other is a logic " low (L) " which means an operating state each having a complementary voltage level.

이와 관련하여 종래의 비트라인 및 데이타라인을 이퀄라이즈하는 것을 보여주는 회로를 제1도에 도시하였다. 상기 제1도의 구성은 비트라인 또는 데이타라인을 이퀄라이즈하는 간략하게 보여주는 것으로 하나의 칩내에는 상기 제1도와 같은 구성이 무수히 많이 존재함을 이 분야에 통상의 지식을 가진자는 쉽게 이해할 수 있을 것이다. 상기 제1도에서 SDL 및은 이 분야에 잘 알려져 있는 바와 같이 서브(sub) 데이타라인으로 이는 반도체 메모리 장치의 고집적화에 따라 데이타라인(DL,)에 연결되는 비트라인(BL,)의 수가 너무 많아지게 되어 이를 중간에서 연결하기 위한 하나의 중간전송라인이다. 한편 상기 제1도의 구성에서 센스앰프(S/A-1, S/A-2) 및 멀티플렉서(MUX)와 펄스발생회로(100)는 이 분야에 공지된 기술인 바, 그 상세회로는 생략한다. 상기 제1도의 구성상의 특징은 센스앰프의 출력단에 연결되는 비트라인(BL,), 서브 데이타라인(SDL,), 데이타라인(DL,)에 이퀄라이징 트랜지스터(1.2, 11.12, 21.22)를 구비하고 펄스발생회로(pulse generator)(100')의 출력신호(ΦEQ)를 이용해서 상기 비트라인(BL,), 서브 데이타라인(SDL,), 데이타라인(DL,)을 프리세팅(presetting)시키는 것이다. 상기 제1도에 도시되지는 않았지만 멀티플렉서(MUX)의 출력단에도 출력신호의 증폭을 위하여 센스앰프를 통상적으로 구비한다. 상기 제1도의 동작특성은 다음과 같다.In this regard, a circuit is shown in FIG. 1 that shows equalizing conventional bit lines and data lines. The configuration of FIG. 1 is a simplified illustration of equalizing a bit line or a data line. Those skilled in the art will readily understand that there are many configurations such as that of FIG. 1 in one chip. . SDL and in FIG. As is well known in the art, the sub data line is a data line DL according to the high integration of semiconductor memory devices. Bit line BL connected to ) Is too large and is an intermediate transmission line for connecting them in the middle. Meanwhile, in the configuration of FIG. 1, the sense amplifiers S / A-1 and S / A-2, the multiplexer MUX, and the pulse generating circuit 100 are well known in the art, and thus detailed circuits thereof are omitted. The configuration features of FIG. 1 include a bit line BL connected to an output terminal of the sense amplifier. ), Sub data lines (SDL, ), Dataline (DL, Equalization transistors (1.2, 11.12, 21.22) and the bit line (BL,) by using the output signal (Φ EQ) of the pulse generator (100 ') ), Sub data lines (SDL, ), Dataline (DL, ). Although not shown in FIG. 1, a sense amplifier is typically provided at the output terminal of the multiplexer MUX to amplify the output signal. The operating characteristics of FIG. 1 are as follows.

칩의 액티브 사이클이 아닐시에는 상기 펄스발생회로(100')의 출력신호인 이퀄라이징 신호(ΦEQ)는 "하이"레벨로 되어 상기 비트라인(BL,)과 서브 데이타라인(SDL,)과 데이타라인(DL,)을 전원전압레벨로 세팅시킨다. 그리고 칩의 액티비 사이클에서는 센스앰프(S/A-1, S/A-2)의 출력이 센싱동작동안에 충분히 디벨로프되어 데이타의 액세스 동작이 이루어진다. 그리고 최종적으로 데이타 출력버퍼(도시되지 않음)로 가는 Dout신호가 발생된다. 그리고 난후 다음의 액세스 동작을 위하여 이퀄라이징 신호(ΦEQ)가 상기 비트라인(BL,)과 서브 데이타라인(SDL,)과 데이타라인(DL,)을 이퀄라이즈한다.When the chip is not in an active cycle, the equalizing signal? EQ, which is an output signal of the pulse generating circuit 100 ', becomes a "high" level, and the bit line BL, ) And sub data lines (SDL, ) And data lines (DL, ) To the power supply voltage level. In the chip active cycle, the outputs of the sense amplifiers S / A-1 and S / A-2 are sufficiently developed during the sensing operation to perform data access operations. Finally, a Dout signal to the data output buffer (not shown) is generated. Afterwards, the equalizing signal Φ EQ is applied to the bit line BL, for the next access operation. ) And sub data lines (SDL, ) And data lines (DL, Equalize).

그러나 상기와 같은 방식하에서는 다음과 같은 문제가 발생된다. 즉, 센스앰프를 동작시키지 않을시에는 이퀄라이징 신호가 액티브 "하이"레벨로 되기 때문에 이를 미들(middle)레벨로 세팅하기 위해서는 많은 시간이 필요하게 되거나, 또는 리드 사이클을 거쳐야 한다. 그래서 이퀄라이징 레벨을 라이트에서 리드동작시로, 또는 스탠바이(stand-by)에서 리드동작시에 많은 시간이 걸리게 된다. 한편 초고집적 반도체 메모리 장치와 같이 상당히 작은 트랜지스터 크기를 가지는 회로에서는 공정조건이나 외부온도등에 영향을 받기 쉬운데 이로부터 상기 제1도와 같이 비트라인이나 데이타라인에 전원전압이 인가되는 상황하에서는 이퀄라이징 레벨이 불안정해지는 문제가 발생된다. 또한 이와 같은 현상이 발생하게 되면 반도체 메모리 장치의 신뢰성을 확보하기 어렵게 되고 결과적으로 수율(yield)을 저하시키는 것과 같은 악현상이 유발된다.However, the following problem arises in the above manner. That is, when the sense amplifier is not operated, since the equalizing signal becomes the active "high" level, it takes a lot of time or needs to go through a read cycle to set it to the middle level. Therefore, the equalizing level takes a lot of time during the read operation in the write or the read operation in the standby (stand-by). On the other hand, in a circuit having a fairly small transistor size, such as an ultra-high density semiconductor memory device, it is susceptible to process conditions or external temperature. From this, as shown in FIG. The problem of termination occurs. In addition, when such a phenomenon occurs, it becomes difficult to secure the reliability of the semiconductor memory device, resulting in a bad phenomenon such as lowering the yield.

따라서, 본 발명의 목적은 비트라인 또는 데이타라인과 같은 신호전송라인의 이퀄라이징 레벨이 안정화되는 반도체 메모리 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device in which an equalization level of a signal transmission line such as a bit line or a data line is stabilized.

본 발명의 다른 목적은 비트라인 또는 데이타라인과 같은 신호전송라인의 이퀄라이징 레벨이 안정화되어 수율이 향상되는 반도체 메모리 장치를 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device in which a yield is improved by stabilizing an equalization level of a signal transmission line such as a bit line or a data line.

본 발명의 또 다른 목적은 비트라인 또는 데이타라인과 같은 신호전송라인의 이퀄라이징 레벨이 안정화되고, 액티브동작시 또는 스텐바이에서 액티브동작시 신호의 전송이 고속으로 이루어지는 반도체 메모리 장치를 제공함에 있다.Still another object of the present invention is to provide a semiconductor memory device in which an equalization level of a signal transmission line such as a bit line or a data line is stabilized, and a signal is transmitted at a high speed during an active operation or a standby operation in a standby mode.

상기 본 발명의 목적을 달성하기 위하여 본 발명은 소정의 펄스발생회로와, 쌍으로 구성되고 소정의 데이타를 센싱하는 전송라인과, 상기 전송라인에 연결되는 센스앰프와, 상기 펄스발생회로의 출력신호를 제어전압으로 입력하고 상기 쌍으로 구성되는 전송라인의 상호 전압레벨을 이퀄라이즈하는 이퀄라이즈회로를 가지는 반도체 메모리 장치에 있어서, 소정의 정전압발생회로와, 상기 정전압발생회로와 전송라인사이에 채널이 형성되고 상기 펄스발생회로의 출력신호를 제어입력하는 센싱수단으로 이루어지는 레벨-세팅회로를 구비하고, 상기 전송라인을 이퀄라이징할시에 상기 센싱수단을 인에이블시켜 상기 전송라인을 상기 정전압레벨로 세팅하는 반도체 메모리 장치임을 특징으로 한다. 상기에서 본 발명에 의한 바도체 메모리 장치에서는 상기 전송라인이 상기 정전압레벨로 레벨-세팅된 후에 이퀄라이징이 이루어짐을 특징으로 한다. 또한 상기 레벨-세팅회로의 센싱수단은 칩내에 구비되는 어드레스 천이 검출회로(ATD : address transition detector)에 의해 상기 펄스발생회로가 동작되고 이로부터 용이하게 인에이블됨을 특징으로 한다. 또한 상기 레벨-세팅회로의 정전압발생회로는 1/2 VCC 발생회로와 같은 것을 이용하여 용이하게 실시할 수 있음을 이해해두기 바란다.In order to achieve the object of the present invention, the present invention provides a predetermined pulse generating circuit, a transmission line configured as a pair and sensing predetermined data, a sense amplifier connected to the transmission line, and an output signal of the pulse generating circuit. A semiconductor memory device having an equalization circuit for inputting a control voltage and equalizing mutual voltage levels of a pair of transmission lines, the semiconductor memory device comprising: a predetermined constant voltage generation circuit and a channel between the constant voltage generation circuit and the transmission line; And a level-setting circuit formed of sensing means for controlling and inputting an output signal of the pulse generating circuit, and enabling the sensing means to set the transmission line to the constant voltage level when equalizing the transmission line. A semiconductor memory device. In the semiconductor memory device according to the present invention, equalization is performed after the transmission line is level-set to the constant voltage level. In addition, the sensing means of the level-setting circuit is characterized in that the pulse generation circuit is operated by the address transition detector (ATD) provided in the chip and is easily enabled therefrom. In addition, it is to be understood that the constant voltage generation circuit of the level-setting circuit can be easily implemented using the same thing as the 1/2 VCC generation circuit.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 본 발명에 의한 이퀄라이즈를 보여주는 회로를 제2도에 도시하였다. 상기 제2도는 도시된 바와 같이 본 발명에 의한 레벨-세팅회로를 구비하여 비트라인이나 데이타라인을 이퀄라이즈하는 것을 나타낸다. 그리고 상기 제2도에서의 (정전압발생회로의 실시예로서의) 1/2 VCC 발생회로를 도시하였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. A circuit showing the equalization according to the present invention is shown in FIG. 2 shows equalizing a bit line or a data line with a level-setting circuit according to the invention as shown. And a half VCC generating circuit (as an embodiment of the constant voltage generating circuit) in FIG. 2 is shown.

본 발명에 의한 상기 제2도의 구성상 특징은 다음과 같다. 본 발명에 의한 레벨-세팅회로는 비트라인 또는 데이타라인에 하나만 구비할 수도 있으나, 더 바람직하게는 상기 제2도에 도시된 바와 같이 소정의 데이타를 전송하는 라인마다 구비하는 것이 더욱 효과가 크게 된다. 그래서 비트라인(BL,)과 서브 데이타라인(SDL,)과 데이타라인(DL,)에 각각 연결하였다. 본 발명에 의한 상기 제2도에서 도면번호 및 기호가 종래의 도면번호 및 기호와 동일한 것은 서로 동일한 구성소자임을 나타낸다. 도시된 구성에서 M1, M2는 비트라인(BL,)에 1/2 VCC를 인가하는 제1센싱수단으로, 이는 상기 비트라인(BL,)을 이퀄라이징할시에 미리 1/2 VCC를 인가하고 또한 1/2 VCC 레벨로 이퀄라이즈시킨다. 상기에서 제1센싱수단은 도시된 바와 같이 2개의 트랜지스터를 사용하였지만, 이는 비트라인채널의 일단이 비트라인 BL,에 공통으로 연결되는 트랜지스터 하나만 사용할 수 있고, 또한 엔모오스 트래지스터를 피모오스 트랜지스터로 실현할 수도 있다. 제2센싱수단(M3, M4)와 제3센싱수단(M5, M6)도 상기 제1센싱수단(M1, M2)과 동일한 동작을 수행하며 각각 서브 데이타라인(SDL,)과 데이타라인(DL,)에 1/2 VCC 전압을 인가함과 동시에 1/2 VCC 레벨로 이퀄라이즈하게 된다.The structural features of FIG. 2 according to the present invention are as follows. Although one level-setting circuit according to the present invention may be provided in a bit line or a data line, it is more preferable to provide each line for transmitting predetermined data as shown in FIG. . So the bitline (BL, ) And sub data lines (SDL, ) And data lines (DL, ), Respectively. In FIG. 2 according to the present invention, the same reference numerals and symbols as the conventional reference numerals and symbols indicate the same components. In the illustrated configuration, M1 and M2 represent bit lines BL, The first sensing means for applying 1/2 VCC to the), which is the bit line (BL, When equalizing), apply 1/2 VCC in advance and equalize to 1/2 VCC level. In the above, the first sensing means uses two transistors as shown, but one end of the bit line channel is a bit line BL, Only one transistor connected in common to the transistor can be used, and the EnMOS transistor can also be realized as a PMOS transistor. The second sensing means M3 and M4 and the third sensing means M5 and M6 also perform the same operations as the first sensing means M1 and M2, respectively. ) And data lines (DL, ) And equalize to 1/2 VCC level at the same time.

상기의 구성에 따른 본 발명에 의한 레벨-세팅회로를 구비하는 반도체 메모리 장치의 동작특성은 다음과 같다. 설명에 앞서 본 발명의 요지는 비트라인이나 데이타라인등에 소정의 정전압을 인가하고 상기 정전압 레벨로 이퀄라이즈하는 것임을 특히 유의하여야 할 것이다. 상기 제2도에서 각 센스앰프(S/A-1, S/A-2) 및 멀티플렉서(MUX)와, 각 이퀄라이즈회로(1.2, 11.12, 21.22)의 동작특성은 종래 기술에서의 동작과 동일하게 된다. 칩에 소정의 어드레스나 데이타등이 입력하게 되면 상기 어드레스나 데이타의 천이동작은 칩내에 구비되는 어드레스 천이 검출회로(ATD)에서 검출되고, 이로부터 펄스발생회로(100)는 칩의 액티브동작을 감지하고 제1, 제2 및 제3센싱수단(M1.M2, M3.M4, M5.M6)을 인에이블시킨다. 그러면 비트라인(BL,)과 서브 데이타라인(SDL,)과 데이타라인(DL,)은 각각 1/2 VCC 전압레벨로 되고, 바로 이퀄라이즈회로(1.2, 11.12, 21.22)가 인에이블되면 서로 1/2 VCC 레벨로 이퀄라이즈된다. 그리고 나서 칩의 액티브동작이 이루어지면 상기 비트라인(BL,)과 서브 데이타라인(SDL,)과 데이타라인(DL,)의 각 디벨로프동작은 안정되면서도 고속으로 이루어진다. 상기 비트라인(BL,)과 서브 데이타라인(SDL,)과 데이타라인(DL,)은 데이타의 액세스동작전에 1/2 VCC 전압을 인가받고, 또한 1/2 VCC 레벨로 이퀄라이즈하므로 레벨의 흔들림이 방지된다. 이는 예를 들어 라이트동작에서 리드동작으로 진행될시, 또는 스탠바이상태에서 리드동작시에 상기 비트라인(BL,)과 서브 데이타라인(SDL,)과 데이타라인(DL,)의 세팅이 (1/2 VCC 전압레벨로 고속이퀄라이즈되므로서) 안정되고 고속으로 수행되므로서 디벨로프를 정확하게 할 수 있게 된다.The operating characteristics of the semiconductor memory device including the level-setting circuit according to the present invention according to the above configuration are as follows. Prior to description, it should be noted that the gist of the present invention is to apply a predetermined constant voltage to the bit line or the data line and equalize to the constant voltage level. In FIG. 2, the operating characteristics of each of the sense amplifiers S / A-1 and S / A-2 and the multiplexer MUX, and the equalizing circuits 1.2, 11.12, and 21.22 are the same as those of the prior art. Done. When a predetermined address or data is input to the chip, the transition operation of the address or data is detected by an address transition detection circuit (ATD) provided in the chip, from which the pulse generating circuit 100 senses the active operation of the chip. And enable the first, second and third sensing means (M1.M2, M3.M4, M5.M6). Then the bit line (BL, ) And sub data lines (SDL, ) And data lines (DL, ) Are each half VCC voltage level, and when the equalizing circuits 1.2, 11.12, and 21.22 are enabled, they are equalized to each other at half VCC level. Then, when the chip is active, the bit lines BL, ) And sub data lines (SDL, ) And data lines (DL, Each developer's operation is a stable and high speed. The bit line BL, ) And sub data lines (SDL, ) And data lines (DL, ) Is applied with a 1/2 VCC voltage before the data access operation, and equalizes to the 1/2 VCC level, thereby preventing the level from shaking. This is, for example, when the write operation proceeds from the write operation to the read operation or in the standby operation in the read operation, the bit line BL, ) And sub data lines (SDL, ) And data lines (DL, ) Setting is stable and high speed (by high speed equalization to 1/2 VCC voltage level), allowing accurate development.

한편 본 발명에 의한 상기 제2도에서 1/2 VCC 발생회로(200)는 제3도와 같은 회로로 쉽게 실현할 수 있게 된다. 상기 제3도에서는 트랜지스터 32, 33의 채널길이를 트랜지스터 35, 36의 채널길이보다 크게 하므로서 용이하게 1/2 VCC 전압을 얻을 수 있다. 상기에서 1/2 VCC 발생회로(200)는 상기 제3도에 도시된 회로이외에 이 분야에 공지되어 있는 다른 회로로 사용하여도 본 발명의 목적을 달성할 수 있게 된다.Meanwhile, the 1/2 VCC generation circuit 200 in FIG. 2 according to the present invention can be easily realized in the circuit shown in FIG. In FIG. 3, the 1/2 VCC voltage can be easily obtained by increasing the channel length of the transistors 32 and 33 than the channel lengths of the transistors 35 and 36. The 1/2 VCC generating circuit 200 can achieve the object of the present invention by using other circuits known in the art other than the circuit shown in FIG.

본 발명에 의한 상기 제2도는 본 발명의 사상에 입각하여 구성한 최적의 실시예이지만, 이는 전술한 내용에서 언급된 것과 같이 센싱수단을 다르게 실시할 수도 있으며, 정전압발생회로로서의 1/2 VCC 발생회로는 본 발명의 효과를 얻을 수 있는 한에서는 다른 정전압레벨을 가지는 회로로 실시할 수도 있음을 유의하여야 할 것이다.2 is an exemplary embodiment constructed in accordance with the spirit of the present invention, but this may be implemented differently as described in the foregoing description, and the 1/2 VCC generation circuit as the constant voltage generation circuit may be used. It should be noted that may be implemented in a circuit having a different constant voltage level as long as the effect of the present invention can be obtained.

상술한 바와 같이, 본 발명은 비트라인 또는 데이타라인과 같은 신호전송라인의 이퀄라이징 레벨이 안정화되고, 액티브동작시 또는 스탠바이에서 액티브동작시 신호의 전송이 고속으로 이루어지는 잇점이 있고, 또한 수율이 향상되는 효과가 있다.As described above, the present invention has the advantage that the equalization level of the signal transmission line such as the bit line or the data line is stabilized, the transmission of the signal is performed at high speed during the active operation or during the standby operation in the standby mode, and the yield is improved. It works.

Claims

A transmission configured by inputting a predetermined pulse generation circuit, a transmission line configured as a pair and sensing predetermined data, a sense amplifier connected to the transmission line, and an output signal of the pulse generation circuit as a control voltage. A semiconductor memory device having an equalization circuit for equalizing mutual voltage levels of lines, the semiconductor memory device comprising: a predetermined constant voltage generating circuit and a channel formed between the constant voltage generating circuit and the transmission line and controlling the output signal of the pulse generating circuit. And a level-setting circuit comprising a sensing means for enabling the sensing means to set the transmission line to the constant voltage level when equalizing the transmission line.

The semiconductor memory device according to claim 1, wherein equalization is performed after the transmission line is level-set to the constant voltage level.

2. The semiconductor memory device according to claim 1, wherein said sensing means is enabled from operating said pulse generation circuit by an address transition detection circuit provided in a chip.

The semiconductor memory device of claim 1, wherein the constant voltage generation circuit is a half VCC generation circuit.

A predetermined pulse generating circuit, a first sense amplifier connected to a pair of bit lines, a second sense amplifier connected to a pair of sub data lines, and a third sense connected to a pair of data lines A semiconductor memory device having an amplifier and an equalization circuit for inputting an output signal of the pulse generating circuit as a control voltage and equalizing the mutual voltage levels of the paired bit line and sub data line and data line. A channel is formed between the constant voltage generator circuit, the constant voltage generator circuit and the bit line, and a first sensing means for controlling and inputting an output signal of the pulse generator circuit, and a channel is formed between the constant voltage generator circuit and the sub data line. Second sensing means for controlling inputting an output signal of the pulse generating circuit, and a channel is formed between the constant voltage generating circuit and the data line High levels characterized in that it comprises a third sensing means for controlling the input signal output from the pulse generating circuit, the circuit setting.

6. The level-setting circuit according to claim 5, wherein equalization is performed after the bit lines, sub data lines, and data lines are level-set to the constant voltage level.

7. The level-setting circuit according to claim 5 or 6, wherein the constant voltage generating circuit is a 1/2 VCC generating circuit.

6. The level-setting circuit as claimed in claim 5, wherein the first, second and third sensing means are enabled from the pulse generation circuit being operated by an address transition detection circuit provided in a chip.