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KR940012388A - 수율이 향상되는 반도체메모리장치 및 그 쎌어레이 배열방법 - Google Patents

수율이 향상되는 반도체메모리장치 및 그 쎌어레이 배열방법 Download PDF

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KR940012388A
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조성희
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김광호
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Abstract

본 발명은 반도체 메모리 장치에 있어서 특히 싱글비트성 결함 및 비트라인성 결함외에도 워드라인성 결하의 구제가 가능하게 ECC(Error Checking and Correcting)를 내장한 반도체 메모리 장치에 관한 것으로, 본 발명은 동시에 센싱되어 하나의 에로정정 동작을 구성하는 각각의 데이터비트 및 패리티비트가 로우디코더에 의해 서로 전기적으로 분리된 스트링선택라인 및 워드라인을 가지도록 메모리 가능하게 하므로서, 고집적 반도체 메모리 장치의 수율 및 신뢰성을 보장한다.

Description

수율이 향상되는 반도체메모리장치 및 그 썰어레이 배열방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 일실시예에 따른 반도체메모리장치의 블록다이아그램,
제5도는 제4도의 서므어레이의 상세 회로도,
제7도는 본 발명의 다른 실시예에 따른 반도체메모리장치의 블럭다이아그램.

Claims (13)

  1. 이씨씨(ECC)회로를 내장하고 메모리 쎌 어레리에 다수개의 데이터비트와 패리티비티가 내장되어 에러정정 동작을 수행하는 반도체 메모리 장치에 있어서, 한번의 액티브사이클시에 동시에 센싱되는 각각의 데이타비트와 패리티비트가 서로 전기적으로 분리된 제1및 제2셀어레이내에 각각 포함되도록 구성됨을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2쎌어레이는 전기적으로 분리된 스트링선택라인과 워드라인을 가지는 로우디코더에 의해 분리됨을 특징으로 하는 반도체메모리장치.
  3. 제1항에 있어서, 상기 제1 및 제2썰어레이는 전기적으로 분리된 스트링선택라인 및 워드라인을 가지는 로우디코더에 의해 분리됨을 특징으로 하는 반도체메모리장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 동시에 센싱되는 데이터비트의 수는 2n(n＝2,3,4,5,…)에 따라 결정되고, 상기 동시에 센싱되는 패리티비트의 수는 상기 동시에 센싱되는 데이터비트의 개수보다 더 적음을 특징으로 하는 반도체메모리장치.
  5. 이씨씨(ECC)회로를 내장하고 메모리 쎌 어레리에 다수개의 데이터비트와 패리티비티가 내장되어 에러정정 동작을 수행하는 반도체 메모리 장치에 있어서, 한번의 액티브사이클시에 동시에 센싱되는 각각의 데이타비트와 패리티비트가 서로 전기적으로 분리된 스트링선택라인과 워드라인을 가지는 로우디코더에 각각 연결됨을 특징으로 하는 반도체메모리장치.
  6. 제5항에 있어서, 상기 동시에 센싱되는 각각의 데이터비트는 서로 다른 쎌어레이에 존재함을 특징으로 하는 반도체메모리장치.
  7. 노멀비트 어레이와 패리티비트 어레이가 다수개로 혼재하는 메모리 쎌 어레이를 가지는 반도체메모리장치에 있어서, 서로 이웃하는 어레이사이에 형성되는 로우디코더를 적어도 구비하고, 데이터 액세스동작시 상기 로우디코더에 의해 선택되어 동시에 센싱되는 각각의 데이터비트 및 패리비트는 서로 다른 어레이에 존재함을 특징으로 하는 반도체메모리장치.
  8. 제7항에 있어서, 상기 동시에 센싱되느 각각의 데이터비트와 패리티비트는 서로 전기적으로 분리된 스트링 선택라인과 워드라인들에 각각 접속됨을 특징으로 하는 반도체메모리장치.
  9. 이씨씨(ECC)회로를 내장하는 반도체메모리장차의 쎌어레이 배열방법에 있어서, 다수개의 데이터를 저장하는 제1쎌어레이와, 다수개의 데이터를 저장하고 상기 제1쎌어레이에 인접하는 제2쎌어레이와 상기 제1쎌어레이와 제2쎌어레이사이에 형성되고 서로 분리된 적어도 하나의 스트링선택라인과 적어도 하나의 워드라인을 각각가지는 로우디코더를 적어도 구비하고, 한번의 액티브사이클시에 동시에 센싱되는 다수개의 데이터는 상기 로우디코더에 의해 서로 전기적으로 분리된 스트링선택라인과 워드라인에 각각 접속되도록 배열됨을 특징으로 하는 반도체메모리장치으 쎌어레이 배열방법.
  10. 제9항에 있어서, 상기 로우디코더가 선택할 수 있는 쎌어레이의 수는 많아야 2개임을 특징으로 하는 반도체메모리장치의 쎌어레이 배열방법.
  11. 제9항에 있어서, 상기 제1썰어레이와 제2쎌어레이가 각각 노멀비트를 저장하는 데이타비트 어레이임을 특징으로 하는 반도체메모리장치의 쎌어레이 배열방법.
  12. 제9항에 있어서, 상기 제1썰어레이와 제2쎌어레이가 각각 패리비트를 저장하는 패리비트 어레이임을 특징으로 하는 반도체메모리장치의 쎌??레이 배열방법.
  13. 제9항에 있어서, 상기 제1썰어레이가 노멀비트를 저장하는 데이타비트 어레이임과, 상기 제2쎌어레이가 패리티비트를 저장하는 패리티비트 어레이임을 특징으로 하는 반도체메모리장치의 쎌어레이 배열방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920022114A 1992-11-23 1992-11-23 반도체메모리장치 및 그 메모리쎌 어레이 배열방법 KR960000681B1 (ko)

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