KR940003399B1

KR940003399B1 - Output buffer for low noise of data

Info

Publication number: KR940003399B1
Application number: KR1019910009992A
Authority: KR
Inventors: 한교진; 변현근
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1991-06-17
Filing date: 1991-06-17
Publication date: 1994-04-21
Also published as: KR930001208A

Abstract

The low-noise data output buffer includes a first control circuit connected between the output port of a first logic circuit and the gate of a first pull-up transistor, a second control circuit connected between the output of a second logic circuit and the gate of a first pull-down transistor, and a second pull-up transistor whose control port is connected to the output of the first logic circuit, and a second pull-down transistor whose control port is connected to the output of the second logic circuit, to suppress peak current.

Description

Low Noise Data Output Buffer

제1도는 종래의 데이타 출력 버퍼의 회로도.1 is a circuit diagram of a conventional data output buffer.

제2도는 제1도의 동작 특성 및 전원에 흐르는 전류의 파형도.2 is a waveform diagram of the operating characteristics and current flowing in the power supply of FIG.

제3도는 본 발명에 의한 데이타 출력 버퍼의 실시예.3 is an embodiment of a data output buffer according to the present invention.

제4도는 제3도의 동작 특성 및 전원에 흐르는 전류의 파형도.4 is a waveform diagram of the operating characteristics and current flowing in the power supply of FIG.

본 발명은 반도체 메모리 장치에 있어서 데이타 출력 버퍼에 관한 것으로, 특히 피크전류의 발생을 억제하여 최소의 잡음을 가지는 데이타 출력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data output buffer in a semiconductor memory device, and more particularly, to a data output buffer having minimum noise by suppressing generation of peak current.

반도체 메모리 장치가 고집적화되고 동작 속도가 고속화됨에 따라 신호 잡음 문제가 대두되고 있다. 반도체 메모리장치의 잡음은 주로 메모리셀로부터 독출된 데이타가 센스앰프를 통과하여 최종적으로 데이타 출력 버퍼에서 칩(chip)의 외부로 나갈때 발생한다. 그 이유로는 상기 데이타 출력 버퍼에 내장되어 있는 출력단의 트랜지스터는 다른 트랜지스터보다 비교적 큰 채널을 갖고 있기 때문에 “하이(high)”레벨에서 “로우(low)”레벨로 또는 “로우”레벨에서 “하이”레벨로 스윙(swing) 동작을 할때 순간적으로 피크 전류가 발생되기 때문이다.As the semiconductor memory device is highly integrated and the operation speed is increased, the signal noise problem is emerging. Noise in a semiconductor memory device mainly occurs when data read from a memory cell passes through a sense amplifier and finally exits a chip from a data output buffer. The reason is that the transistor at the output stage embedded in the data output buffer has a relatively larger channel than the other transistors, so from the "high" level to the "low" level or from the "low" level to "high". This is because the peak current is generated instantaneously when swinging at the level.

종래의 데이타 출력 버퍼를 제1도에, 그리고 상기 제1도의 소비전류의 파형도를 제2a, 2b도에 도시하였다. 상기 제1도의 회로는 1989년 10월에 발간된 IEEE JOURNAL OF SOLID-STATB CIRCOITS. VOL 24, NO5에 실린 논문 “A 25-ns 4-Mbit CMOS SRAM with Dynamic Bit-Lne Loads”에 잘 나타나 있다. 상기 종래의 데이타 출력 버퍼는 센스앰프(도시되지 않음)로부터 출력되는 반전된 독출데이타()와 제어신호단으로부터 출력되어 인버터(3)에 의해 반전된 출력 이네이블신호(OE)를 입력하는 오아게이트(1)와, 상기 오아게이트(1)의 출력이 인버터(4)를 통해 DOP로서 게이트에 연결되는 풀업용 피모오스 트랜지스터(50)와, 상기 반전된 독출데이타()와 상기 출력 이네이블 신호를 입력하는 낸드게이트(2)와 상기 낸드게이트(2)의 출력이 미들 레벨(middle level)을 통해 DON으로서 게이트에 연결되는 풀다운용 엔모오스 트랜지스터(60)로 이루어져 있다.The conventional data output buffer is shown in FIG. 1 and the waveform diagrams of the current consumption in FIG. 1 are shown in FIGS. 2a and 2b. The circuit of FIG. 1 is IEEE JOURNAL OF SOLID-STATB CIRCOITS. This is shown in the paper "A 25-ns 4-Mbit CMOS SRAM with Dynamic Bit-Lne Loads" in VOL 24, NO5. The conventional data output buffer may include inverted read data output from a sense amplifier (not shown). And an output enable signal OE inputted from the control signal stage and inverted by the inverter 3, and an output of the oragate 1 as a DOP through the inverter 4; A pull-up PMOS transistor 50 connected to a gate and the inverted read data ( ) And a NAND gate 2 for inputting the output enable signal and an output of the NAND gate 2 are pull-down enMOS transistors 60 connected to the gate as DON through a middle level. .

여기에서 상기 미들 레벨이라 함은 상기 제2a도의 DON곡선이 나타내는 것과 같이 임의의 소정의 값이 “로우”레벨에서 “하이”레벨로 또는 “하이”레벨에서 “로우”레벨로 변화될때 중간과정 없이 바로 상승 또는 하강하지 않고 중간에 “로우”와 “하이”의 중간 레벨이 소정의 시간동안 유지되다가 하강 또는 상승하는 것을 말하는 것으로 이 분야에 통상의 지식을 가진자는 쉽게 이해할 수 있다. 상기 노아게이트(1) 및 낸드게이트(2)는 상기 출력 이네이블신호(OE)가 “하이”상태로 이네이블 되어야만 구동되어 반전된 독출데이타()를 출력한다. 먼저 상기 독출데이타가 “로우”인 경우를 본다. “로우”상태의 독출데이타는 반전되어 상기 노아게이트(1)에 “하이”로 입력되고 상기 풀업용 피모오스 트랜지스터(50)의 게이트에 인가되는 DOP는 상기 제2a도와 같이 “하이”상태가 된다. 따라서 상기 풀업용 피모오스 트랜지스터는 바로 “턴오프(turn-off)”하게 된다. 또한 상기 낸드게이트(2)는 “로우”출력을 하며 엔모오스 트랜지스터(10)를 턴오프시켜 상기 풀다운용 엔모오스 트랜지스터(60)의 게이트에 인가되는 DON이 증가하게 된다. 그리고 상기 낸드게이트(2)의 “로우” 출력은 인버터(5)를 통해 “하이”로 바뀌고 전송게이트(6)의 엔모오스 트랜지스터를 “턴온”시켜 상기 DON은 Vcc-Vtn-α만큼 상승하게 된다.Herein, the middle level refers to any intermediate value when the predetermined value is changed from the “low” level to the “high” level or from the “high” level to the “low” level as indicated by the DON curve of FIG. 2a. The intermediate level of "low" and "high" is maintained for a predetermined time and then lowered or raised without being immediately raised or lowered, and it is easily understood by those skilled in the art. The NOA gate 1 and the NAND gate 2 are driven only when the output enable signal OE is enabled in a “high” state, and thus the read data inverted. ) First, the read data is "low". The read data in the "low" state is inverted and input to the high gate 1 as "high" and the DOP applied to the gate of the pull-up PMOS transistor 50 is in the "high" state as shown in FIG. 2a. . Thus, the pull-up PMOS transistor is directly turned “turn-off”. In addition, the NAND gate 2 has a “low” output and turns off the NMOS transistor 10 so that the DON applied to the gate of the pull-down NMOS transistor 60 increases. In addition, the "low" output of the NAND gate 2 is changed to "high" through the inverter 5, and the "ON" transistor of the transfer gate 6 is "turned on" so that the DON is increased by Vcc-Vtn-α. .

여기에서 상기 α는 몸체 효과(body effect)에 의해 발생된 것으로 상기 전송게이트(6)의 엔모오스 트랜지스터의 드레쉬 홀드(threshold) 전압을 상승시킨다. 또한 상기 낸드게이트(2)의 “로우”출력은 2개의 인버터(7)(8)를 통해 지연된 후에 낸드게이트(9)를 거치고 상기 전송게이트(6)의 피모오스 트랜지스터를 “턴온”시킨다. 상기 제2a도에서 상기 DON이 미들 레벨을 거쳐 전원전압 레벨로 다시 상승함을 알 수 있다. 따라서 상기 풀다운용 엔모오스 트랜지스터(60)는 크게 “턴온”되어 접지전압단으로 흐르는 전류가 상승하여 피크전류에 가까운 전류가 상기 제2a도에 나타난 것처럼 흐르게 된다. 한편, 상기 독출데이타가 “하이”인 경우에는 “로우”상태의가 상기 노아게이트(1) 및 낸드게이트(2)에 인가된다. 상기 노아게이트(1)는 “하이”출력을 하고 DOP가 “로우”로 발생되어 상기 풀업용 피모오스 트랜지스터(50)는 “턴온”된다. 또한 상기 낸드게이트(2)는 “하이”출력을 하여 엔모오스 트랜지스터(10)를 바로 턴온시키고 상기 전송게이트(6)를 “턴오프”시켜 상기 DON은 상기 제2b도에 도시된 바와 같이 완전히 감소하게 된다. 상기 제1도에 도시된 회로는 미들 레벨을 가짐으로써 피크전류의 발생을 2단계로 나누어 노이즈의 증가를 억제하고자 하였으나, 상기 미들 레벨이 풀다운용 엔모오스 트랜지스터에서만 이루어지고 또한 상기 제2a도에 도시된 바와 같이 오히려 미들 레벨동안 전류가 감소되어 미들 레벨후에는 임펄스(Impulse)성의 더 큰 피크전류가 흐르게 된다. 이것은 L+Ri로 표현되는 노이즈 특성상 전류변화가 감소하다가 다시 증가하므로 L값(인덕턴스(inductance)성분)에 의한 더 큰 노이즈를 발생시킨다. 노이즈와 칩동작의 속도 저하를 야기시키고 소비 전력의 증가를 가져온다.Here, α is generated by a body effect and increases the threshold voltage of the NMOS transistor of the transfer gate 6. In addition, the "low" output of the NAND gate 2 passes through the NAND gate 9 after being delayed through the two inverters 7 and 8 to "turn on" the PMOS transistor of the transfer gate 6. In FIG. 2A, it can be seen that the DON rises back to the power supply voltage level through the middle level. Accordingly, the pull-down enMOS transistor 60 is “turned on” so that the current flowing to the ground voltage terminal rises so that a current close to the peak current flows as shown in FIG. 2A. On the other hand, when the read data is "high", the "low" state Is applied to the NOR gate 1 and the NAND gate 2. The NOA gate 1 produces a "high" output and a DOP is generated "low" so that the pull-up PMOS transistor 50 is "turned on". In addition, the NAND gate 2 has a “high” output to immediately turn on the NMOS transistor 10 and “turn off” the transfer gate 6 so that the DON is completely reduced as shown in FIG. 2B. Done. The circuit shown in FIG. 1 attempts to suppress noise increase by dividing the generation of peak current in two stages by having a middle level, but the middle level is formed only in a pull-down enMOS transistor, and also shown in FIG. Rather, the current decreases during the middle level so that after the middle level, a larger peak current of impulse flows. This is L Due to the noise characteristic represented by + Ri, the current change decreases and then increases again, thereby generating larger noise due to the L value (inductance component). It causes the noise and the speed of chip operation to slow down and increases the power consumption.

따라서 본 발명의 목적은 전원전압단이나 접지전압단으로 흐르는 전류를 균일하게 흐르도록 하여 노이즈를 최소화하고 칩동작의 속도 증가를 가져오는 데이타 출력 버퍼를 제공함에 있다. 상기 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 데이타 출력 버퍼는, 출력용 제1풀업 트랜지스터의 게이트에 인가되는 신호가 상기 출력용 제1풀업 트랜지스터의 “턴온”동작에 미들 레벨을 갖도록 제어하는 제1제어회로와, 출력용 제1풀다운 트랜지스터의 게이트에 인가되는 신호가 상기 출력용 제1풀다운 트랜지스터의 “턴온”동작시에 미들 레벨을 갖도록 제어하는 제2제어회로와, 출력용 제2풀업 트랜지스터와, 출력용 제2풀다운 트랜지스터를 구비함을 특징으로 한다.Accordingly, an object of the present invention is to provide a data output buffer which minimizes noise and increases the speed of chip operation by uniformly flowing a current flowing through a power supply voltage terminal or a ground voltage terminal. In order to achieve the above object of the present invention, the data output buffer according to the present invention is configured to control a signal applied to the gate of the first pull-up transistor for output to have a middle level in the "turn-on" operation of the first pull-up transistor for output. A first control circuit, a second control circuit for controlling a signal applied to the gate of the first pull-down transistor for output to have a middle level during the "turn-on" operation of the first pull-down transistor for output, a second pull-up transistor for output, and an output And a second pull-down transistor.

이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 제3도는 본 발명에 따른 데이타 출력 버퍼의 실시예이다. 상기 제3도에서 부호 100은 DOP1이 미들 레벨에 갖도록 제어하는 제1제어회로이고, 부호 200은 DON1이 미들 레벨을 갖도록 제어하는 제2제어회로이다. 또한 부호 51과 61은 각각 풀업용 제2피모오스 트랜지스터와 풀다운용 제2엔모오스 트랜지스터로서 상기 DOP1과 DON1이 미들 레벨에 있을때 동작되어 Vcc나 Vss에 흐르는 전류가 일정하게 흐르게 함으로써 노이즈의 증가를 최소로 억제하는 역할을 한다. 제4도에 상기 제3도의 전류의 파형도를 도시하였다. 상기 제4a도, 제4b도에 도시된 바와 같이 전류가 감소함이 없이 꾸준히 증가하므로 노이즈가 최소로 억제됨을 알 수 있다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. 3 is an embodiment of a data output buffer according to the present invention. In FIG. 3, reference numeral 100 denotes a first control circuit for controlling DOP1 to have a middle level, and reference numeral 200 denotes a second control circuit for controlling DON1 to have a middle level. In addition, reference numerals 51 and 61 are pull-up second PMOS transistors and pull-down second N-MOS transistors, respectively, when the DOP1 and DON1 are at the middle level, so that the current flowing in Vcc or Vss flows at a constant level to minimize noise increase. It acts as a suppressor. 4 shows a waveform diagram of the current of FIG. 3. As shown in FIGS. 4A and 4B, since the current is steadily increased without decreasing, it can be seen that noise is minimized.

본 발명에 따른 상기 제3도의 구성을 설명한다.The configuration of FIG. 3 according to the present invention will be described.

상기 제3도는, 전원전압단과 접지전압단 사이에 채널이 직렬로 연결되고 소정의 제어신호에 의하여 동작되는 출력용 제1풀업 트랜지스터 및 제1풀다운 트랜지스터와 그 공통단자에 연결된 출력라인을 구비하는 데이타 출력 버퍼에 있어서, 메모리 셀로부터 독출된 데이타의 반전신호 및 반전된 출력 이네이블 신호를 입력하는 제1논리회로와, 상기 독출데이타 및 반전된 출력 이네이블 신호를 입력하는 제2논리회로와, 상기 제1논리회로의 출력단자와 상기 출력용 제1풀업 트랜지스터의 게이트 사이에 연결되어 제1동작시 제1출력을 하고 제2동작시 제1 및 제2출력을 하는 제1제어회로(100)와, 상기 제2논리회로의 출력단자와 상기 출력용 제1풀다운 트랜지스터의 게이트 사이에 연결되어 제1동작시 제1 및 제2출력을 하고 제2동작시 제1출력을 하는 제2제어회로(200)와, 상기 제1논리회로의 출력단자에 입력단자가 직렬로 연결되고 짝수개의 인버터로 구성된 지연회로와, 상기 제2논리회로의 출력단자에 입력단자가 직렬로 연결되고 홀수개의 인버터로 구성된 반전회로와, 상기 제1인버터 회로의 출력단자에 게이트가 연결되고 상기 전원전압단 및 상기 출력라인 사이에 채널이 연결된 하나 이상의 제2풀업 트랜지스터와, 상기 제2인버터 회로의 출력단자에 게이트가 연결되고 상기 접지전압단 및 상기 출력라인 사이에 채널이 연결된 하나 이상의 제2풀다운 트랜지스터를 구비하는 구성이다. 여기서 상기 제1동작은 상기 메모리 셀로부터 독출된 데이타의 전위가 TTL레벨 0.8_V이하인 “로우”레벨로 인가될시에 수행되는 데이타 출력 버퍼의 동작이고, 상기 제2동작은 상기 독출 데이타 전위가 TTL 레벨 2.4V 이상인 “하이”레벨로 인가될시에 수행되는 데이타 출력 버퍼의 동작임을 알아두기를 바란다. 제1논리회로는, 상기 메모리 셀로부터 독출된 데이타의 반전신호 및 반전된 출력 이네이블 신호를 입력하는 노아게이트(12)와 상기 노아게이트(12)의 출력단자에 입력단자가 접속된 인버터(13)로 이루어진 오아회로로 구성된다.3 is a data output having an output first pull-up transistor and a first pull-down transistor for output, which are connected in series between a power supply voltage terminal and a ground voltage terminal and operated by a predetermined control signal, and an output line connected to a common terminal thereof. A buffer comprising: a first logic circuit for inputting an inverted signal and an inverted output enable signal of data read from a memory cell, a second logic circuit for inputting the read data and the inverted output enable signal, and the first logic circuit; A first control circuit 100 connected between an output terminal of the first logic circuit and a gate of the first pull-up transistor for outputting a first output in a first operation and a first and a second output in a second operation; A second control connected between an output terminal of a second logic circuit and a gate of the output first pull-down transistor to provide first and second outputs in a first operation and a first output in a second operation A delay circuit composed of an even number of inverters and an input terminal connected in series to an output terminal of the first logic circuit, and an input terminal connected in series to an output terminal of the second logic circuit and an odd number of inverters At least one second pull-up transistor having a gate connected to an output terminal of the first inverter circuit, a channel connected between the power supply voltage terminal and the output line, and a gate at an output terminal of the second inverter circuit. And at least one second pull-down transistor having a channel connected between the ground voltage terminal and the output line. Wherein the first operation is an operation of a data output buffer performed when the potential of the data read from the memory cell is applied at a "low" level of 0.8 _V or less, and the second operation is the TTL of the read data potential. Note that this is the behavior of the data output buffer when applied at a "high" level above 2.4V. The first logic circuit includes a noar gate 12 for inputting an inverted signal and an inverted output enable signal of data read from the memory cell and an inverter 13 having an input terminal connected to an output terminal of the noa gate 12. It consists of an OR circuit consisting of

상기 제2논리회로는, 상기 독출데이타 및 반전된 출력 이네이블 신호를 입력하는 노아게이트(14)와 상기 노아게이트(14)의 출력단자에 입력단자가 접속된 인버터(15)로 이루어진 오아회로로 구성된다. 상기 제1제어회로(100)는 상기 제1논리회로의 출력단자에 입력단자가 연결된 인버터(18)와, 상기 인버터(18)의 출력이 제1제어 입력으로 연결되고 출력이 상기 접지전압단에 연결된 구동회로(100A)와, 상기 인버터(18)의 출력단자와 상기 출력용 제1풀업 트랜지스터(50) 사이에 접속되고 상기 전원전압단과 상기 제1구동회로(100A) 사이에 채널이 연결된 씨모오스 인버터(19, 20)로 구성된다. 상기 구동회로(100A)는 상기 인버터(18)의 출력단자에 입력단자가 직렬로 접속된 제1 및 제2인버터(21)(22)와 상기 씨모오스 인버터의 엔모오스 트랜지스터(20)의 드레인과 상기 접지전압단 사이에 채널이 연결되고 상기 제2인버터(22)의 출력단자 및 상기 접지전압단에 각각 엔형 및 피형 제어단자가 접속된 제1전송게이트(23)로 구성된다. 상기 제2제어회로(200)는, 상기 제2논리회로의 출력이 제1제어 입력으로 연결되고 입력이 상기 전원전압단에 접속된 부하회로(200A)와, 상기 제1논리회로의 출력단자와 상기 출력용 제1풀다운 트랜지스터(60) 사이에 접속되고 상기 부하회로(200A)와 상기 접지전압단 사이에 채널이 연결된 씨모오스 인버터(29, 30)로 구성된다. 상기 구동회로(200A)는 상기 제2논리회로의 출력단자에 입력단자가 직렬로 접속된 제1, 제2, 제3 및 제4인버터(24)(25)(26)(27)와, 상기 전원전압단과 상기 씨모오스 인버터의 피모오스 트랜지스터(30)의 소오스 사이에 채널이 연결되고 상기 제4인버터(27)의 출력단자에 게이트가 접속된 제1피모오스 트랜지스터(28)와 상기 전원전압단과 상기 씨모오스 인버터의 피모오스 트랜지스터(30)의 소오스 사이에 채널이 연결되고 상기 씨모오스 인버터의 피모오스 트랜지스터(30)의 소완에 게이트가 접속된 제2피모오스 트랜지스터(29)로 구성된다.The second logic circuit is an OR circuit comprising a NOA gate 14 for inputting the read data and the inverted output enable signal and an inverter 15 having an input terminal connected to an output terminal of the NOA gate 14. It is composed. The first control circuit 100 includes an inverter 18 having an input terminal connected to an output terminal of the first logic circuit, an output of the inverter 18 connected to a first control input, and an output connected to the ground voltage terminal. Seamos inverter connected between the driving circuit 100A, the output terminal of the inverter 18 and the output first pull-up transistor 50, and the channel is connected between the power supply voltage terminal and the first driving circuit 100A. It consists of (19, 20). The driving circuit 100A includes a drain of the first and second inverters 21 and 22 and the NMOS transistor 20 of the CMOS inverter, in which an input terminal is connected in series with an output terminal of the inverter 18. A channel is connected between the ground voltage terminals, and the first transmission gate 23 is connected to an output terminal of the second inverter 22 and an N-type and a controlled control terminal to the ground voltage terminal, respectively. The second control circuit 200 may include a load circuit 200A having an output of the second logic circuit connected to a first control input and an input connected to the power supply voltage terminal, and an output terminal of the first logic circuit. Seamos inverters 29 and 30 are connected between the output first pull-down transistor 60 and a channel is connected between the load circuit 200A and the ground voltage terminal. The driving circuit 200A includes first, second, third, and fourth inverters 24, 25, 26, 27, and 27 having an input terminal connected in series to an output terminal of the second logic circuit. A first PMOS transistor 28 having a channel connected between a power supply voltage terminal and a source of the PMOS transistor 30 of the CMOS inverter, and a gate connected to an output terminal of the fourth inverter 27; A channel is connected between the sources of the PMOS transistor 30 of the CMOS inverter and the second PMOS transistor 29 is connected to the gate of the PMOS transistor 30 of the SIM inverter.

상기 구성에 의거하여 본 발명의 동작을 상기 제4a, 4b도를 참조하여 설명한다. 설명에 앞서 상기 풀업용 제2피모오스 트랜지스터(51)는 상기 풀업용 제1피모오스 트랜지스터(50)가 “턴온”되고 나서 “턴온”되고 제어 입력된 DOP2는 DOP1과 달리 미들 레벨을 갖지 않으며, 또한 상기 풀다운용 제2엔모오스 트랜지스터(61)는 상기 풀다운용 제1엔모오스 트랜지스터(60)가 “턴온”되고 나서 “턴온”되고 제어 입력인 DON2는 DON1과 달리 미들 레벨을 갖지 않음을 알아 두기 바란다. 출력 이네이블 신호인 OE가 “하이”로 인가될때, 먼저 메모리셀로부터 독출된 데이타가 “로우”상태인 경우를 설명한다. 상기 제1논리회로의 인버터(13)는 “하이”출력을 하고 상기 DOP2는 “하이”상태로 되어 상기 풀업용 제2피모오스 트랜지스터(51)를 “턴오프”시킨다. 또한 상기 제1제어회로(100)의 인버터(18)는 “로우”출력을 하여 상기 DOP1은 “하이”상태로 되어 상기 풀업용 제1피모오스 트랜지스터(50)를 “턴오프”시킨다. 상기 제4a도에 도시된 바와 같이 상기 DOP1과 DOP2가 전원전압 레벨인 “하이”레벨로 상승함을 알 수 있다. 또한 제2논리회로의 인버터(15)는 “로우”출력을 하여 상기 제2제어회로(200)의 엔모오스 트랜지스터(31)를 “턴오프”시켜 상기 DON1을 증가시키고, 3개의 인버터(32)(33)(34)를 통하여 DON2를 증가시켜 상기 풀다운용 제2엔모오스 트랜지스터(61)를 “턴온”시킨다. 상기 DON1은 Vcc-Vtp까지 증가된 후에 상기 Vcc-Vtp로 소정의 시간 동안 유지된다. 그러다가, 상기 제2논리회로의 인버터(15)의 “로우”출력이 4개의 인버터(24)(25)(26)(27)를 거쳐 상기 부하회로(200A)의 제1피모오스 트랜지스터(28)의 게이트에 도달되면 상기 제1피모오스 트랜지스터(28)는 완전히 “턴온”되어 상기 DON1은 상기 제4a도에 도시된 바와 같이 전원전압 레벨로 상승한다.Based on the above configuration, the operation of the present invention will be described with reference to FIGS. 4A and 4B. Prior to the description, the pull-up second PMOS transistor 51 is “turned on” after the pull-up first PMOS transistor 50 is “turned on” and the control input DOP2 does not have a middle level unlike DOP1. Note that the pull-down second NMOS transistor 61 is “turned on” after the pull-down first NMOS transistor 60 is “turned on” and that the control input DON2 does not have a middle level unlike DON1. I hope. When the output enable signal OE is applied as “high”, first, the data read from the memory cell is in the “low” state. The inverter 13 of the first logic circuit outputs a "high" and the DOP2 is in a "high" state to "turn off" the second PMOS transistor 51 for pull-up. In addition, the inverter 18 of the first control circuit 100 outputs a "low" output so that the DOP1 is in a "high" state to "turn off" the first PMOS transistor 50 for pull-up. As shown in FIG. 4A, it can be seen that the DOP1 and the DOP2 rise to a "high" level, which is a power supply voltage level. In addition, the inverter 15 of the second logic circuit performs a "low" output to "turn off" the NMOS transistor 31 of the second control circuit 200 to increase the DON1, and the three inverters 32 DON2 is increased through (33) and (34) to turn on the second enMOS transistor 61 for pull-down. The DON1 is increased to Vcc-Vtp and then maintained at the Vcc-Vtp for a predetermined time. Then, the "low" output of the inverter 15 of the second logic circuit passes through four inverters 24, 25, 26, 27 and the first PMOS transistor 28 of the load circuit 200A. When the gate of the first PMOS transistor 28 is completely "turned on", the DON1 rises to the power supply voltage level as shown in Figure 4a.

여기서, 상기 DON1이 Vcc-Vtp로 유지되는 동안 상기 DON2는 계속 전원전압 레벨까지 상승함을 유의하기 바란다. 즉 상기 DON2가 계속 증가하므로 종래의 회로에서 DON1이 미들 레벨에 있을때 접지전압단으로 흐르는 전류가 감소되어 오히려 더 큰 피크전류 및 그에 따른 노이즈 발생하는 문제점을 상기 제4a도에 도시된 바와 같이 접지전압으로 흐르는 전류가 계속 증가하므로서 해결할 수 있다. 출력 이네이블 신호인 OE가 “하이”로 인가될때, 메모리 셀로부터 독출된 데이타가 “하이”상태인 경우를 설명한다. 상기 제2논리회로의 인버터(15)는 “하이”출력을 하고 상기 DON2는 “로우”상태로 되어 상기 풀다운용 제2엔모오스 트랜지스터(61)를 “턴오프”시킨다. 또한 상기 제2제어회로(200)의 엔모오스 트랜지스터(31)가 “턴온”되어 상기 DON1은 “로우”상태로 되어 상기 풀다운용 제1엔모오스 트랜지스터(60)를 “턴오프”시킨다. 상기 제4b도에 도시된 바와 같이 상기 DON1과 DON2가 접지전압 레벨인 “로우”레벨로 하강함을 알 수 있다. 또한 제1논리회로의 인버터(13)는 “로우”출력을 하고 상기 제1제어회로(100)의 인버터(18)는 “하이”출력을 하여 상기 제1제어회로(100)의 엔모오스 트랜지스터(20)를 “턴온”시켜 상기 DOP1을 감소시키고, 2개의 인버터(16)(17)를 통하여 상기 DOP2를 접지 전압 레벨인 “로우”상태로 하강시킨다. 상기 “로우”상태의 DOP2는 상기 풀업용 제2피모오스 트랜지스터(51)를 “턴온”시킨다. 상기 DOP1은 Vtp+α까지 떨어진후에 상기 Vtp+α로 소정의 시간동안 유지된다. 그러다가, 상기 제1제어회로(100)의 인버터(18)의 “하이”출력인 21개의 인버터(21)(22)를 거쳐 상기 구동회로(100A)의 전송게이트(23)의 엔형 제어단자에 도달되면 상기 전송게이트(23)는 완전히 “턴온”되어 상기 DOP1은 상기 제4b도에 도시된 바와 같이 접지전압 레벨로 하강한다. 따라서 상기 풀업용 제1피모오스 트랜지스터(50)를 완전히 “턴온”시켜 사기 출력라인 (35)은 “하이”상태를 출력하게 된다.Note that while the DON1 is maintained at Vcc-Vtp, the DON2 continues to rise to the power supply voltage level. That is, since the DON2 continues to increase, in the conventional circuit, when DON1 is at the middle level, the current flowing to the ground voltage terminal is reduced, so that a larger peak current and a corresponding noise are generated, as shown in FIG. 4A. This can be solved by continuously increasing the current flowing into the. The case where the data read from the memory cell is in the "high" state when the output enable signal OE is applied as "high" will be described. The inverter 15 of the second logic circuit has a "high" output and the DON2 is in a "low" state to "turn off" the second enMOS transistor 61 for pull-down. In addition, the NMOS transistor 31 of the second control circuit 200 is “turned on” so that the DON1 is turned “low” to turn the pull-down first NMOS transistor 60 “turn off”. As shown in FIG. 4B, it can be seen that the DON1 and the DON2 fall to the "low" level, which is the ground voltage level. In addition, the inverter 13 of the first logic circuit has a "low" output and the inverter 18 of the first control circuit 100 has a "high" output so that the NMOS transistor of the first control circuit 100 ( 20 " turns on " to reduce the DOPl, and lowers the DOP2 to a " low " state through the two inverters 16,17. The DOP2 in the "low" state "turns on" the second PMOS transistor 51 for pull-up. The DOP1 is held at Vtp + α for a predetermined time after dropping to Vtp + α. Then, the N-type control terminal of the transmission gate 23 of the driving circuit 100A is reached via 21 inverters 21 and 22 which are the “high” outputs of the inverter 18 of the first control circuit 100. When the transfer gate 23 is completely "turned on", the DOP1 is lowered to the ground voltage level as shown in Figure 4b. Therefore, the pull-up first PMOS transistor 50 is completely turned "on" so that the fraudulent output line 35 outputs a "high" state.

여기서, 상기 DOP1이 Vtp+α로 유지되는 동안 상기 DOP2가 계속 접지전압 레벨까지 하강하므로서 칩내에 흐르는 전류는 계속 서서히 증가하게 된다. 이와 같이 전원전압단이나 접지전압단으로 흐르는 전류가 감소됨이 없이 완만히 증가함으로써 임펄스성의 피크전류의 발생을 억제할 수 있는 것이다. 상기 제3도의 회로는 본 발명의 사상에 의거하여 실현한 일실시예이며 본 발명의 사상에서 벗어나지 않는 한 그 구성요소는 달라질 수 있음을 이 분야에 통상의 지식을 가진자는 쉽게 이해할 수 있다.Here, while the DOP1 is maintained at Vtp + α, the current flowing in the chip continues to gradually increase as the DOP2 continues to drop to the ground voltage level. In this way, the current flowing through the power supply voltage terminal or the ground voltage terminal is gradually increased without decreasing the impulse peak current can be suppressed. The circuit of FIG. 3 is an embodiment realized based on the spirit of the present invention, and those skilled in the art can easily understand that the components can be changed without departing from the spirit of the present invention.

상술한 바에 의하면, 본 발명에 의한 데이타 출력 버퍼는, 출력용 피모오스 트랜지스터 및 출력용 엔모오스 트랜지스터가 각각 “턴온”동작시에 그 제어입력이 각각 미들 레벨을 갖는 것과, 풀업용 제2피모오스 트랜지스터 및 풀다운용 제2엔모오스 트랜지스터를 따로 구비하여 상기 미들 레벨에 있을시의 칩내에 흐르는 전류의 감소를 방지함으로서 피크전류의 발생을 억제하여 칩의 오동작 방지 및 칩의 동작 속도를 향상시키는 효과가 있다.According to the above, the data output buffer according to the present invention is characterized in that the control input has a middle level when the output PMOS transistor and the output enMOS transistor each have a "turn on" operation, the second PMOS transistor for pull-up and A second pull-down transistor is provided separately to prevent a decrease in current flowing in the chip at the middle level, thereby suppressing generation of peak current, thereby preventing chip malfunction and improving chip operation speed.

Claims

First and second logic circuits each having two data inputs and an output enable signal read out from the memory cell, and an output first pull-up transistor and a first pull-down transistor having a channel connected in series between a power supply voltage terminal and a ground voltage terminal. And a data output buffer having an output line connected to a common terminal thereof, the data output buffer being connected between an output terminal of the first logic circuit and a gate of the output first pull-up transistor, wherein the first pull-up transistor for output is turned on. Between a first control circuit 100 having a first process and a second process and controlling it to be completely "turned on" during the second process, between an output terminal of the second logic circuit and a gate of the output first pull-down transistor; Connected and causing the output first pull-down transistor to have first and second processes on "turn on" and completely "turn on" on the second process The second control circuit 200, an output second pull-up transistor having a control terminal connected to an output terminal of the first logic circuit, and a channel connected between the power supply voltage terminal and the output line, and the second logic circuit. And an output second pull-down transistor having a control terminal connected to an output terminal and a channel connected between the ground voltage terminal and the output line.

2. The data output buffer as claimed in claim 1, wherein two inverters (16) are connected in series between an output terminal of said first logic circuit and a gate of said second pull-up transistor.

The data output buffer according to claim 1, wherein three inverters (31, 32, 33) are connected in series between an output terminal of said second logic circuit and a gate of said second pull-down transistor.

According to claim 1, wherein the first control circuit 100, the inverter 18 is connected to the output terminal of the first logic circuit and the output of the inverter 18 is connected to the first control input An output is connected between a driving circuit 100A connected to the ground voltage terminal, an output terminal of the inverter 18 and a control terminal of the output first pull-up transistor 50, and the power supply voltage terminal and the first driving circuit. And a data output buffer comprising a CMOS inverter (19, 20) having a channel connected between the input terminals of (100A).

The NMOS transistor of the CMOS inverter of the first and second inverters 21 and 22, wherein the driving circuit 100A is connected in series with an output terminal of the inverter 18. A first transmission gate 23 having a channel connected between the source terminal of the terminal 20 and the ground voltage terminal, and an N-type and a controlled control terminal connected to the output terminal of the second inverter 22 and the ground voltage terminal, respectively. Data output buffer, characterized in that consisting of.

2. The load control circuit of claim 1, wherein the second control circuit 200 includes: a load circuit 200A having an output of the second logic circuit connected to a first control input and an input connected to the power supply voltage terminal; CMOS inverters 30 and 31 connected between an output terminal of a logic circuit and a control terminal of the output first pull-down transistor 60 and a channel connected between an output terminal of the load circuit 200A and the ground voltage terminal. And a data output buffer.

7. The first, second, third and fourth inverters 24, 25 and 26 of claim 6, wherein the load circuit 200A has an input terminal connected in series with an output terminal of the second logic circuit. 27 and a first PMOS transistor having a channel connected between the power supply voltage terminal and a source of the PMOS transistor 30 of the CMOS inverter and a gate connected to an output terminal of the fourth inverter 27. A second PMOS transistor having a channel connected between the power supply voltage terminal and a source of the PMOS transistor 30 of the CMOS inverter, and a gate of which is connected to the small arm of the PMOS transistor 30 of the SIM inverter; A data output buffer, characterized in that (29).

The data output buffer as claimed in claim 1, wherein the second pull-up transistor is a PMOS transistor.

The data output buffer according to claim 1, wherein the second pull-down transistor is an NMOS transistor.

A data output buffer having an output first pull-up transistor and a first pull-down transistor for output connected to a common terminal and a first pull-up transistor connected in series between a power supply voltage terminal and a ground voltage terminal and operated by a predetermined control signal, wherein the memory includes: a memory; A first logic circuit for inputting an inverted signal and an inverted output enable signal of data read from a cell, a second logic circuit for inputting the read data and the inverted output enable signal, and an output of the first logic circuit A first control circuit 100 connected between a terminal and a gate of the first pull-up transistor for outputting a first output in a first operation and a first and a second output in a second operation; A second control circuit 200 connected between an output terminal and a gate of the first pull-down transistor for outputting the first and second outputs in the first operation and the first output in the second operation; A delay circuit having an input terminal connected in series with an output terminal of the first logic circuit and having an even number of inverters, an inverting circuit having an input terminal connected in series with an output terminal of the second logic circuit and having an odd number of inverters, At least one second pull-up transistor having a gate connected to an output terminal of a first inverter circuit and having a channel connected between the power supply voltage terminal and the output line, a gate connected to an output terminal of the second inverter circuit, and the ground voltage terminal And at least one second pull-down transistor having a channel connected between the output lines.

12. The input terminal of claim 10, wherein the first logic circuit inputs an input terminal to an output terminal of the noble gate 12 and the noble gate 12 for inputting an inverted signal of the data read out from the memory cell and an inverted output enable signal. Data output buffer, characterized in that the circuit consists of an inverter 13 connected to.

12. The inverter circuit of claim 10, wherein the second logic circuit comprises: a noah gate 14 for inputting the read data and the inverted output enable signal and an input terminal connected to an output terminal of the noah gate 14; Data output buffer characterized in that the circuit consisting of.

11. The data output buffer according to claim 10, wherein said first operation is an operation when the potential of said read data is applied in a "low" level state with a TTL level of 0.8V or less.

11. The data output buffer according to claim 10, wherein said second operation is an operation when the potential of said read data is applied in a "high" level state of TTL level 2.4V or more.

The data output buffer of claim 10, wherein the second pull-up transistor and the second pull-down transistor are formed of a PMOS transistor and an NMOS transistor, respectively.