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KR940007668B1 - 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 - Google Patents

갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 Download PDF

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KR940007668B1
KR940007668B1 KR1019910024510A KR910024510A KR940007668B1 KR 940007668 B1 KR940007668 B1 KR 940007668B1 KR 1019910024510 A KR1019910024510 A KR 1019910024510A KR 910024510 A KR910024510 A KR 910024510A KR 940007668 B1 KR940007668 B1 KR 940007668B1
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substrate
forming
film
gate
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이경호
조경익
이용탁
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재단법인 한국전자통신연구소
경상현
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Publication date
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Abstract

내용 없음.

Description

갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법
제 1 도는 a 내지 f는 종래의 내열성 게이트를 이용하여 GaAs MESFET를 제조하는 방법을 설명하기 위한 공정 단면도.
제 2 도는 a 내지 g는 본 발명에 따른 오옴전극 형성방법을 사용하여 GaAs MESFET를 제조하는 방법을 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 갈륨비소 기판(GaAs wafer)
101a : n형 불순물 주입층(n-type ion implanted layer)
101b : 고농도 n형 불순물 주입층(n+ implanted layer)
102,102a,102b : 감광막(photoresist)
103 : 내열성 금속박막(refractory metal layer)
104 : 오믹전극(ohmic contact) 105 : 규소박막
106 : 주입규소이온의 농도분포 107 : 규소질화막(silicon nitride film)
108 : 확산된 규소의 농도분포 109 : 게이트(gate)
110 : 인(또는 비소) 주입이온의 농도분포.
본 발명은 갈륨비소 화합물 반도체의 표면에 증착시킨 규소박막으로 부터 이온주입에 이온 확산에 의하여 오옴전극(Ohmic Contact)의 접합부위에 있는 규소를 고농도로 도우핑 하고 전극접합 부위를 리세스 에치(Recess Etch)하여 전기적 특성을 향상시킨 갈륨비소 금속반도체 전계효과 트랜지스터(GaAs MEtal Semiconductor Field Transitor, GaAs MESFET)를 제조하는 방법에 관한 것이다.
제 1 도 a~f는 종래의 내열성 금속의 자기정렬형 게이트를 이용한 갈륨비소 전계효과 트랜지스터를 제조하는 공정을 나타낸 것이다.
제 1 도 a에서, 갈륨비소 기판(101) 상에 소정 패턴의 감광막(102)을 도포한 다음 불순물 이온을 주입하여, 상기 기판(101)내에 n-형 불순물 주입층(101a)을 형성한다.
이어서, 상기 감광막(102)을 제거한 다음 상기 기판(101)상에 스퍼터링 방법을 이용하여 내열성 금속박막인 텅스텐 규화물 박막(103)을 제 1 도b에 도시된 바와같이 형성하고, 제 1 도c와 같이 소정 패턴의 감광막(102a)을 형성한 다음 이 감광막(102a)을 마스크로 하여 상기 텅스텐 규화물 박막(103)을 건식이온 에칭하여 게이트 전극(103a)을 형성한다(제 1 도 d 참조).
또한, 제 1 도 e와 같이 상기 불순물 주입층(101a)을 제외한 상기 기판(101)상에 감광막(102b)을 형성한 다음 고농도의 불순물을 주입하여 상기 감광막(102b)과 게이트 전극(103a)사이에 있는 상기 n-형 불순물 주입층(101a)의 하부에 고농도 n형 불순물층(101b)이 형성된다.
이어서, 제 1 도 f와 같이 상기 감광막(102b)을 제거한 다음 상기 n-형 불순물층(101a)상에 오믹전극(104)을 형성하여 트랜지스터의 제조를 완성한다. 이렇게 형성된 게이트 전극(103a)은 열처리 공정 중에도 갈륨비소 기판과 반응을 하지 않아야 하므로 주로 텅스텐 규화물 등의 텅스텐 화합물이 내열성 게이트로 이용되고 있다. 오믹전극(104)은 게이트 전극을 마스크로 사용하여 규소등의 불순물을 고농도로 이온주입하고 후속 열처리에 의해 활성화 시키는 방법에 의해 주로 제조된다.
상기 종래의 방법에 있어서, 열처리시 고온에서 기판을 보호하고 특성이 변질되지 않는점 때문에 게이트 전극의 재료로서 텅스텐 규화물 등의 내열성 합금이 사용되었으나, 이러한 게이트는 전기 비저항이 크므로 트랜지스터의 동작속도가 감소되는 문제가 있다.
따라서 상기 종래의 방법은 고속 트랜지스터 혹은 마이크로파 트랜지스터를 제조하는데 이용하기에는 어려움이 있다. 이러한 비저항을 감소하기 위하여 2층 구조의 게이트를 형성하여 건식식각을 하는 경우 재료에 따른 식각 선택비가 다르므로 식각종점을 알기 어려운 문제도 있다.
또한, 오옴전극의 형성을 위한 불순물의 고농도 이온주입이 기판에 미치는 충격으로 인하여 불순물의 전기적 활성화가 충분하지 못한 경우에는 접합의 접촉저항이 높아져서 채널 부위의 적기적 특성이 좋지않게 되는 단점이 있다.
따라서, 본 발명의 목적은 오옴전극의 접촉저항을 낮추고, 전극접합 부위의 표면을 적당한 두께만큼 리세스 에치하며, 소자의 동작에 방해가 되는 표면준위(Surface States) 영역을 제거하고, 또한 내열성에 구애받지 않는 비저항이 낮은 금속을 게이트로 선택하여 트랜지스터의 동작특성을 향상시키는 MES FET의 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은 갈륨비소 기판의 표면에 규소의 박막을 증착하고, 채널용 패터닝에 의한 규소의 이온주입과 오믹전극용 패턴닝에 의한 인(P) 또는 비소(As)의 이온주입의 공정 후 후속하는 열처리로 규소 박막으로 부터 기판 내부로 규소를 확산시켜 고농도로 도우핑 된 오옴전극과 저농도로 도우핑된 채널의 활성화를 이루게 한다.
이때, 규소박막의 증착, 이온주입 및 확산시에 기판표면에 생성되어 소자의 전기적 특성에 장애가 되는 표면준위 영역을 제거하기 위하여, 전극접합 부위를 적정한 두께만큼 리세스 에치한 후 전기 비저항이 낮은 재료를 선택하여 게이트를 형성한다.
상기의 목적을 달성하기 위한 본 발명의 일특징에 의하면, 갈륨비소 전계효과 트랜지스터를 제조하는 방법은 반절연 반도체 기판(201)상에 규소박막(105)을 증착하는 공정과, 소정 패턴의 제 1 감광막(203)을 형성하여 채널영역을 정의한 후 n형 도우펀트를 상기 기판(201)내로 이온주입하여 활성층(204)을 형성하는 공정과, 상기 제 1 감광막(203)을 제거하고 소정 패턴의 제 2 감광막(20a)을 상기 규소박막(202)상에 형성하여 오옴전극 접합영역을 정의한 후 이온주입하여 상기 활성층(204)의 하단부에 고농도 불순물층(205)을 형성하는 공정과, 상기 제 2 감광막(203a)을 제거하고 보호막(206)을 상기 기판(201)의 전체 표면에 증착하고 이어 열처리 하여 상기 규소박막(202)의 규소가 기판(201)내로 확산되어 규소확산 영역(207)을 형성하는 공정과, 상기 열처리 공정이 완료 후 상기 보호막(206)과 상기 규소박막(202)을 순차로 제거하는 공정과, 오믹전극용 마스크를 사용하여 소정 패턴의 제 3 감광막을 형성하여 기판(201) 표면을 리세스 에칭하고 아울러 에칭된 부분에 오믹전극(208)을 형성하는 공정 및, 게이트용 마스크를 사용하여 게이트를 정의한 다음 기판(201) 표면을 리세스 에칭하고 또한 게이트(209)를 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 활성층(204)을 형성하기 위한 이온주입 공정에서 주입되는 상기 도우펀트는 규소(Si), 셀레니움(Se) 또는 황(S)으로 하고, 상기 고농도 불순물층(205)을 형성하는 이온주입 공정에서 주입되는 상기 도우펀트는 인(P) 혹은 비소(As)로 하며, 상기 보호막(206)은 규소산화막, 규소질화막, 규소산화질화막, 또는 알루미늄질화막으로 하되, 화학증착법, 스퍼터링법, 플라즈마 화학증착법, 또는 전자선 증착법 중 하나를 이용하여 형성된다.
이하, 본 발명을 첨부도면에 의거하여 상세히 기술하면 다음과 같다. 제 2 도a에 도시된 바와같이, 반절연 갈륨비소 기판(201)위에, 표면세척과 에칭(Etching)을 거쳐 전자선 증착법(E-beam Evaporation)또는 스퍼터링(Sputtering) 등의 증착방법에 의해 약 100Å 정도 두께의 규소박막(202)을 증착한다. 상기 규소박막(202)상에 포토리소그라피 방법을 사용하여 소정 패턴의 감광막(203)을 형성하여 채널영역을 정의한 다음 규소이온(Si+)을 주입하여 상기 기판(201)내에 활성층을 형성한다(제 2 도 e를 참조).
상기의 이온주입 공정에서, 주입되는 불순물로서 상기의 규소 대신 셀레니움(Se) 또는 황(S)과 같은 n형 도우펀트를 주입할 수도 있다. 제 2 도 b에서 참조번호 106은 규소가 주입된 영역인 활성층 윤곽을 표시하는 것이다.
다음, 제 2 도 c에 도시된 바와같이, 상기 감광막(203)을 제거한 다음 소정 패턴의 감광막(203a)을 다시 도포하여 오옴전극 접합영역(Ohmic Contact Region)을 정의하고, 인(P) 또는 비소(As)를 이온주입하여 고농도 불순물층(205)을 형성한다.
이때, 이온주입 에너지와 양은, 후속 열처리시 기판(201)과 규소박막(202) 사이의 계면이 효과적으로 파괴되어서 상호 확산에 의한 규소의 기판 내부로의 확산이 용이하도록 적정하게 조절한다.
다음, 주입된 규소이온을 전기적으로 활성화시킴과 동시에, 규소박막(202)으로 부터 규소를 기판(201) 내부로 확산시키기 위한 열처리 공정을 수행하기 위해, 제 2 도 d에 도시된 바와같이 상기 감광막(203a)을 제거한 후 규소 산화막(Silicon Oxide), 규소 질화막(Silicon Nitride), 규소산화 질화막(Silicon Oxynitride), 또는 알루미늄 질화막(AIN)등의 보호막(206a)을 기판표면 전체에 증착함으로써 기판표면에서 비소가 증발하는 것을 방지한다. 이 보호막(206)은 화학증착법, 스퍼터링법, 플라즈마 화학증착법 전자선 증착법등으로 형성될 수 있다. 열처리는 분위기로(environment furnace)에서 실시하며, 열처리 온도는 통상 800℃ 이상으로, 열처리 시간은 금속열처리(Rapid Thermal Annealing) 또는 통상적인 로열처리(Furnace Annealing) 경우에 대해 수초에서 수십분까지 가능하다.
일반적으로, 갈륨비소 기판(201) 위에 증착된 규소박막(202)은 열적으로 매우 안정하지만, 외부에서 결함(Defect) 요소가 제공되는 경우에는 규소박막(202)과 기판(201)사이의 계면의 안정성이 파괴되어 상호확산이 일어나게 된다.
본 발명에서 주어지는 외부결함 요소는, 이온주입에 의해 계면에 가해지는 충격을 예로 들 수 있다. 채널 영역에 대한 규소의 이온주입은 오믹전극 부위의 이온주입 조건에 비해 낮은 에너지와 적은 양으로 수행되기 때문에 이온주입에 의한 충격 및 이온주입에 의한 규소박막(202)으로 부터의 규소의 확산정도는 오믹전극 부위에 비해 적다. 규소의 확산현상은 농도의존성에 따라 결정되고, 고용율(Solid solubility) 정도의 고농도에서의 확산은 채널영역에 주입된 정도와 같은 저농도에서의 확산에 비해 훨씬 빠르므로, 채널영역에 주입된 규소의 확산에 비해 오믹전극 부위의 규소박막으로 부터의 규소의 확산은 매우 빠르게 된다.
이로써, 열처리 후의 확산된 규소의 윤곽은 제 2 도 e에서의 참조번호(207)로 표시된다.
이때, 보호막(206)은 기판(201)내에 있는 갈륨비소 이온이 외부로 확산되는 것을 막아주므로, 규소박막(202)내에 있는 규소만이 기판(201)내부로 확산해 들어가게 되는 것이다. 이러한 열처리 공정에 의해 채널 영역의 활성화와 불순물 이온의 확산을 종료한 후, 제 2 도 e에 도시된 바와같이, 보호막(206)과 규소박막(202)을 에칭으로 제거한다.
다음, 제 2 도 f에 도시된 바와같이, 오옴전극용 마스크를 사용하여 감광막을 형성한 다음, 기판(201)의 상부표면을 수백 Å정도 리세스 에칭(recess etching)하여 표면의 손상영역을 제거한다.
이어, 에칭된 부분에 오믹전극(208)을 형성한다. 최종적으로, 게이트용 마스크를 사용한 포토리소그래피로 게이트가 형성될 기판(201)의 표면을 수백 Å정도 리세스 에칭하여 기판표면의 손상영역을 제거하고, 전기 비저항이 낮고 쇼트키(Schottky) 특성이 우수한 금속으로 제 2 도 g에 도시된 바와같이 게이트(209)를 형성한다.
한편, 본 발명에 의하면, 게이트 형성공정은 채널영역을 형성하기 위한 불순물 이온주입의 공정이후 어느 공정에서든 행할 수 있다.
본 발명에서는 기판 전체표면에 대한 금속박막의 증착과 채널용 이온주입과 N+영역에 제 5 족 원소인 인(P)이나 비소(As)를 이온주입한 후 후속하는 열처리로 규소박막으로 부터의 확산에 의해 오믹전극 접합부위를 고농도로 도우핑시킴과 동시에 채널부위에 이온주입된 불순물을 전기적으로 활성화 시킨다. 인이나 비소는 이온주입시 기판(201)과 규소박막(202) 사이의 계면에 충격을 가해지기 때문에 열처리 공정시 규소박막(202)으로 부터 기판(201)내로 규소의 확산을 용이하게 한다. 그 결과, 갈륨비소 기판(201)의 비소격자 위치가 선택적으로 치환되어 갈륨의 공동이 생성되는 효과가 있게 되므로 규소박막(202)으로 부터 확산된 규소가 이러한 갈륨의 빈격자 위치에 치환되어 전기적인 활성화가 극대화 된다. 이때, 도우핑 농도는 계면에서의 열역학적인 평형에 의해 열처리 온도에서 최대인 고용율(solid solubility)까지 될것이므로 전극의 비저항을 최소화 하게 된다.
또한, 이온주입에 의한 기판의 손상을 리세스 에칭으로 제거하여 접촉저항을 최소화 한다. 게이트 부위의 표면도 리세스 에칭하여 표면주위를 줄이고 또한 게이트 재료로서 비저항이 작은 금속을 이용하여 내열성 금속의 증착방법인 스퍼터링시의 이온에 의한 기판의 충격 및 원하지 않는 불순물의 함유를 배제할 수 있어 게이트의 기판의 계면 안정성, 쇼트키 특성 및 활성층의 전류전압 특성이 향상된다.
상기한 바와같이 본 발명의 방법은 갈륨비소 화합물 반도체의 소오스(Source)의 드레인(Drain) 금속전극의 결합부위(Contact Regions)를 고용율(Solid Solublity) 정도까지 고농도로 불순물 이온을 도우핑시켜 오믹전극의 접촉저항을 낮추고, 또한 전극 부위의 기판을 리세스 에칭하여 소자의 전기적 동작특성에 장애가 되는 표면준위 상태를 제거함으로써 소자의 전기적 특성이 개선되는 효과가 있다.
또한, 내열성 금속(Refractory Metal) 게이트를 사용할 필요가 없이 전기 비저항이 낮은 금속을 게이트로 사용할 수 있어 트랜지스터의 동작속도가 발라지는 효과가 있게 된다.
그리고, 본 발명의 제조방법은 정해진 열처리 온도에서 규소의 수평적인 확산(Lateral Diffusion)을 고려하여 적절하게 제작된 마스크(Mask)를 사용하여 포토리소그라피를 행하면 게이트의 소오스 사이의 간격을 최소화할 수 있게 되어, 자기정렬형 게이트를 사용하지 않고도 소오스 저항의 최소화를 이룰 수 있게 되어 고집적 회로의 제작에 매우 효과적이다.

Claims (6)

  1. 갈륨비소 전계효과 트랜지스터를 제조하는 방법에 있어서, 반절연 반도체 기판(201)상에 규소박막(202)을 증착하는 공정과, 소정 패턴의 제 1 감광막(203)을 형성하여 채널영역을 정의한 후 n형 도우펀트를 상기 기판(201)내로 이온 주입하여 활성층(204)을 형성하는 공정과, 상기 제 1 감광막(203)을 제거하고 소정패턴의 제 2 감광막(203a)을 상기 규소박막(202)상에 형성하여 오옴전극 접합영역을 정의한 후 이온주입하여 상기 활성층(204)의 하단부에 고농도 불순물층(205)을 형성하는 공정과, 상기 제 2 감광막(203a)을 제거하고 보호막(206)을 상기 기판(201)의 전체 표면에 증착하고 이어 열처리하여 상기 규소박막(202)의 규소가 기판(201)내로 확산되어 규소확산 영역(207)을 형성하는 공정과, 상기 열처리 공정이 완료 후 상기 보호막(206)과 상기 규소박막(202)을 순차로 제거하는 공정과, 오막전극용 마스크를 사용하여 소정 패턴의 제 3 감광막을 형성하여 기판(201) 표면을 리세스 에칭하고 아울러 에칭된 부분에 오믹전극(208)을 형성하는 공정 및, 게이트용 마스크를 사용하여 게이트를 정의한 다음 기판(201) 표면을 리세스 에칭하고 또한 게이트(209)를 형성하는 공정을 포함하는 것을 특징으로 하는 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 활성층(204)을 형성하기 위한 이온주입 공정에서 주입되는 상기 도우펀트는 규소(Si), 셀레니움(Se) 또는 황(S)인 것을 특징으로 하는 갈륨비소 금속반도체 전계효과 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서, 상기 고농도 불순물층(205)을 형성하는 이온주입 공정에서 주입되는 상기 도우펀트는 인(P) 혹은 비소(As)인 것을 특징으로 하는 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법.
  4. 제 1 항에 있어서, 상기 보호막(206)은 규소산화막, 규소질화막, 규소산화질화막, 또는 알루미늄 질화막인 것을 특징으로 하는 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 보호막(206)은 화학증착법, 스퍼터링법, 플라즈마 화학증착법, 또는 전자선 증착법으로 형성되는 것을 특징으로 하는 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법.
  6. 제 1 항에 있어서, 상기 열처리 공정은 적어도 800℃ 온도에서 수행되는 것을 특징으로 하는 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법.
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