KR940005522B1

KR940005522B1 - Reset circuit

Info

Publication number: KR940005522B1
Application number: KR1019910020600A
Authority: KR
Inventors: 이석근
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1991-11-19
Filing date: 1991-11-19
Publication date: 1994-06-20
Also published as: KR930011422A

Abstract

The rest circuit, under the condition that line supply voltage lower than MPU back-up voltage, can reset an MPU during AC power fault. The circuit includes a reset signal generator for generating reset signal according to watch-dog signal, a CPU power supply for supplying power to a CPU by receiving AC line power, an amplifier for amplifying output signal of the reset signal generator and a resetting circuit for generating reset signal for a CPU.

Description

Reset circuit

제1도는 종래의 회로도.1 is a conventional circuit diagram.

제2도는 본 발명에 따른 회로도.2 is a circuit diagram according to the present invention.

본 발명은 워치독 기능이 제공되고 있는 중앙처리장치를 구비한 시스템의 리세트 회로에 관한 것으로, 특히 밧데리를 사용하지 않고 저가인 슈퍼 캐패시터로 MPU 백업시 캐패시터에 충전되어 있는 MPU전압(전위)보다 낮은 전화 라인공급 전압이 인가될때(전화 선로와 연관 있음) AC전력이 정전시에도 MPU를 리세트시켜 정상 동작 시킬수 있도록 하는 리세트 회로에 관한 것이다.The present invention relates to a reset circuit of a system having a central processing unit provided with a watchdog function. In particular, the present invention relates to an MPU voltage (potential) charged to a capacitor during MPU backup using a low-cost supercapacitor without using a battery. It is a reset circuit that allows AC power to reset the MPU during normal power outages when low telephone line supply voltage is applied (associated with the telephone line).

종래의 워치독 기능을 갖는 회로는 제1도와 같이 구성된다.The circuit having the conventional watchdog function is constructed as shown in FIG.

여기서 전원공급은 AC전원이 있을 때 다이오드(D5)를 통해 인가되며, 다이오드(D4)를 경우 캐패시터(C3)에 충전되며(5Vdc) CPU에 전압을 인가한다. 만약 AC전원 정전시 전화라인 전원을 사용하기 위해 다이오드(D6)를 통해 전화라인 전원에 연결되어 있고 제너 다이오드(ZD1)는 쇼트 루우프에서의 전압을 5.6Vdc이상 인가되지 못하도록 사용하였다.Here, the power supply is applied through the diode D5 when there is AC power, the diode D4 is charged to the capacitor C3 (5Vdc), and applies a voltage to the CPU. If AC line power failure is used, it is connected to telephone line power through diode (D6) to use telephone line power, and Zener diode (ZD1) is used to prevent voltage from short loop more than 5.6Vdc.

정상 동작시는(CPU가 정상 동작중일 경우) CPU 워치독 포트에서 펄스가 출력되고, 이것이 캐패시터(C1), 다이오드(D1,D2), 캐패시터(C2), 저항(R1)을 통해 트랜지스터(Q1)을 온시키고 트랜지스터(Q2)를 오프시켜 CPU 리세트 포트를 "로우"로 유지시켜 CPU가 정상 동작할 수 있게 한다.In normal operation (when the CPU is in normal operation), a pulse is output from the CPU watchdog port, which causes transistor Q1 through capacitor C1, diodes D1 and D2, capacitor C2, and resistor R1. ON and transistor Q2 off to keep the CPU reset port " low " to allow the CPU to operate normally.

CPU가 비정상 동작시는 CPU의 워치독 포트에서 펄스가 출력되지 않고 캐패시터(C2)에 충전되어 있던 전압이 저항(R1) 및 (R5)로 방전되면서 트랜지스터(Q1)가 오프되고 트랜지스터(Q2)에 온되어 "하이"가 CPU 리세트에 인가되며, 곧 저항(R5)를 통해 "하이"가 궤환되어 캐패시터(C2)에 충전되면서 트랜지스터(Q1)을 온시키고 트랜지스터(Q2)를 다시 오프시켜 출력이 "로우"가 된다. 이렇게 하여 1개의 펄스가 발생되며, 이것이 CPU를 리세트시키게 된다.When the CPU operates abnormally, no pulse is output from the watchdog port of the CPU, and the voltage charged in the capacitor C2 is discharged to the resistors R1 and R5, so that the transistor Q1 is turned off and the transistor Q2 is turned off. On, "high" is applied to the CPU reset, and soon "high" is fed back through the resistor R5 to charge the capacitor C2, turning on the transistor Q1 and turning off the transistor Q2 again. It becomes "low". This generates one pulse, which resets the CPU.

그리고 외부 전원 어댑터가 없으면 CPU는 정지 모드로 전환하고 캐패시터(C3)에 전압은 아주 천천히 방전하게 된다(CPU 정지 모드 전류소모 10μA 이하). 이때 CPU는 저장된 내용을 오래 지속시키기 위해 정지 모드에 있게 되며, 워치독 펄스가 츨력되지 않더라도점 전압이 "0"V이므로 리세트 파형은 인가되지 않는다.Without the external power adapter, the CPU enters the stop mode and the capacitor (C3) discharges the voltage very slowly (CPU stop mode current consumption less than 10μA). At this point, the CPU is in stop mode to sustain the stored contents, even if the watchdog pulse is not output. Since the point voltage is "0" V, no reset waveform is applied.

따라서 전화를 걸기 위해(가입자가) 오프 훅크시 전화라인 전압이 인가되나(D6를 경유) 전화선로 영향으로 캐패시터(C3)에 충전되어 있던 전압보다 1V이상 차이가 날 경우 CPU Vcc보다 CPU 리세트단의 "H" 상태가 1V이상 낮아 CPU는 위치독 펄스로 인식을 할 수 없어 리세트가 인가되지 않으므로 다이얼이 되지 않는 문제점이 있었다.Therefore, if a telephone line voltage is applied during off-hook (via D6) to make a phone call (via D6), but the difference is more than 1V from the voltage charged to the capacitor (C3) due to the influence of the telephone line, the CPU reset stage is higher than the CPU Vcc The "H" state of 1V was lower than 1V, so the CPU could not recognize it as a position poison pulse.

따라서 본 발명의 목적은 전화 가입자가 오프-후크시 전화라인 전류가 30mA이하인 경우 정전후(정전시) 전화를 사용하고자 할 때 CPU가 리세트되지 않아 다이얼이 되지 않는 문제를 해결하는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit for solving a problem in which the CPU is not reset when the telephone subscriber wants to use the telephone after power failure (when power failure) when the telephone line current is 30 mA or less during off-hook. have.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제2도는 본 발명에 따른 회로도로서, 종래의 리세트 회로 뒷단(B)에 저항(R6)을 통해 트랜지스터(Q3)의 베이스를 연결하고, 상기 트랜지스터(Q3)의 콜렉터에 저항(R7)을 통해 저항(R8)과 트랜지스터(Q4)의 베이스를 연결하며, 상기 트랜지스터 (Q4)의 에미터에 CPU의 전원단(Vcc)을 연결한다. 여기서 CPU 리세트 파형은 스텐바이모드로서 "하이"구간(t1)을 60ms이상 유지하고 엑티브 모드(t2)를 소정 갖도록 한다.FIG. 2 is a circuit diagram according to the present invention, which connects the base of the transistor Q3 to the rear end B of the conventional reset circuit through the resistor R6 and through the resistor R7 to the collector of the transistor Q3. The resistor R8 is connected to the base of the transistor Q4, and the power terminal Vcc of the CPU is connected to the emitter of the transistor Q4. In this case, the CPU reset waveform is a standby mode, which maintains the " high " section t1 for 60 ms or more and has a predetermined active mode t2.

정상 동작시는 CPU가 엑티브 모드에 있으며 전원(CPU전원)은 전원 어댑터에서 다이오드(D5) 및 (D4)를 경유 캐패시터(C3)에 충전되어 CPU 전원단(Vcc)에 인가된다. 이때 CPU 워치독 포트는 펄스가 계속 출력되고 상기 펄스가 캐패시터(C1), 다이오드(D2,D1)을 통해 캐패시터(C2)에 충전된다. 상기 캐패시터(C2)에 충전되었던 전압이 저항(R1)을 통해 트랜지스터(Q1)을 온시키며 트랜지스터(Q2)를 오프시키므로점은 "0"가 된다.In normal operation, the CPU is in the active mode, and the power supply (CPU power supply) is charged to the capacitor C3 via the diodes D5 and D4 through the power adapter and applied to the CPU power supply terminal Vcc. At this time, the CPU watchdog port continuously outputs a pulse, and the pulse is charged to the capacitor C2 through the capacitor C1 and the diodes D2 and D1. Since the voltage charged in the capacitor C2 turns on the transistor Q1 through the resistor R1 and turns off the transistor Q2. The point becomes "0".

그러므로 트랜지스터(Q3)은 오프되며, 트랜지스터(Q4)도 오프되어 최종 출력점은 0V가 되어 CPU는 엑티브 모드에 계속 있게 된다. 정전등으로 인해 전원 어댑터로부터 전원을 인가 받지 못할 때 전화라인 전원은 오프-훅크시에만 전원을 공급받을 수 있고, 전원 어댑터로부터 전원인가가 안되므로 CPU의 내용을 저장하기 위해 본 회로는 정지 모드로 전환하게 된다.Transistor Q3 is therefore off, transistor Q4 is also off and the final output The dot becomes 0V so the CPU stays in active mode. When power is not received from the power adapter due to a power outage, the telephone line power can be supplied only when off-hook, and since the power is not supplied from the power adapter, this circuit switches to the stop mode to save the contents of the CPU. Done.

만약 정지 모드로 전환하지 않으면 CPU의 내용은 약 18초 경과후 모든 내용을 클리어하게 된다.If you do not enter the stop mode, the contents of the CPU will be cleared after about 18 seconds.

(∵V=5V-2V=3V, C3=6800μF, CV=1T⇒T=18.5초)(∵V = 5V-2V = 3V, C3 = 6800μF, CV = 1T⇒T = 18.5 seconds)

I=1.1mAI = 1.1mA

정지 모드시 전류 소모는 최대(Max) 10μA이므로 최소한 T=(3V×6800μF )+10μA=34분간 CPU의 내용을 유지할 수 있다. 정전시에는점 전위가 "0"이므로 CPU 워치독 펄스와 무관하게점 전위는 "0" 되며, 트랜지스터(Q3,Q4)는 오프되어 CPU는 정지 모드를 유지하게 된다.The maximum current consumption in the sleep mode is 10μA, allowing the CPU to hold at least T = (3V × 6800μF) + 10μA = 34 minutes. In case of power failure Since the point potential is "0", regardless of the CPU watchdog pulse The point potential becomes "0", and the transistors Q3 and Q4 are turned off so that the CPU maintains the stop mode.

정지 모드에서 엑티브 모드로 전환시(반드시 리세트 펄스에 의해 모드 전환됨)점에서 전압이 인가되면 CPU의 워치독 펄스와 무관하게 저항(R4)의 셀프-바이어스에 의해 트랜지스터(Q2)가 온되며,점 전위는 약 5V(4.8Vdc)가 된다. 이것이 트랜지스터(Q3,Q4)를 온시키고 CPU 리세트 포트를 "H"를 인가하고점에서 저항(R5)의 궤환을 통해 캐패시터(C23)에 충전되고 결국 트랜지스터(Q1)도 온이 되어 트랜지스터(Q2)가 다시 오프되므로 트랜지스터(Q3,Q4)가 다시 오프된다. 이렇게 하여 1개의 펄스가 발생되어 CPU가 정지 모드에서 엑티브 모드로 전환하게 되며, 이때부터 워치독펄스가 발생되므로 상기한 정상 동작을 하게 된다.When switching from stop mode to active mode (must be switched by reset pulse) At this point, when a voltage is applied, the transistor Q2 is turned on by the self-bias of the resistor R4 regardless of the watchdog pulse of the CPU. The point potential is about 5V (4.8Vdc). This turns on transistors Q3 and Q4 and applies the CPU reset port to "H" At this point, the capacitor C23 is charged through the feedback of the resistor R5, and eventually the transistor Q1 is turned on and the transistor Q2 is turned off again, so that the transistors Q3 and Q4 are turned off again. In this way, one pulse is generated and the CPU switches from the stop mode to the active mode, and since the watchdog pulse is generated from this time, the above-described normal operation is performed.

따라서 종래 회로와 본 발명 회로의 차이점은 전원이 인가되어 캐패시터(C3)에 5V까지 충전된후 정전이 되었고, 정전된 상태에서 소비자가 전화를 사용할때에 차이점이 있다.Therefore, the difference between the conventional circuit and the circuit of the present invention is that the power is applied to the capacitor (C3) charged to 5V after the power outage, there is a difference when the consumer uses the phone in the power failure state.

종래의 회로는 상기 조건에서 CPU는 정지 모드에 있으며,점 전위는 "0"이 되고 CPU 전원은 5Vdc이다. 이때 전화기를 사용하기 위해 오프 훅크하면 전화라인 전원이 다이오드(D6)로 인가되어점에 전압이 존재하나, 롱 루우프(Long Loop)시(루우프 전류가 30mA이하인곳)점 전위가 4V가 되지 않아(4V이하가 되어) CPU Va는 5V이나 리세트단의 "하이"는 4V미만이 되어 CPU가 "하이"로 인식을 하지 못하여 정지 모드에서 엑티브 모드로 전환하지 못한다. 결국 다이얼을 하지 못하게 된다.In the conventional circuit, the CPU is in the stop mode under the above conditions, The point potential is "0" and the CPU power supply is 5Vdc. At this time, when off-hook to use the telephone, the telephone line power is applied to the diode D6. There is voltage at the point, but in long loop (where the loop current is less than 30mA) Since the point potential does not become 4V (below 4V), the CPU Va is 5V or the reset stage "high" is less than 4V, and the CPU does not recognize it as "high" and cannot switch from the stop mode to the active mode. Eventually you will not be able to dial.

상기 본 발명은 상기 조건에서 CPU는 정지 모드에 있고점 전위 역시 "0"V이나 오프 후크시 전화라인으로부터 인가되는 전압의점에 유기되어 트랜지스터(Q3)을 온시키고 트랜지스터(Q4)를 온시켜 결국 CPU 리세트 포트에 인가되는 전압은 CPU Vcc와 거의 유사한 전압이 인가된다. (CPU 리세트 전압=CPU Vcc전압-0.2V), 결국 CPU는 리세트를 인지하여 정상 동작하게 되는 것이다.In the present invention, the CPU is in the stop mode under the above conditions. The point potential is also "0" V or the voltage applied from the telephone line when off hooked. The voltage is induced at the point to turn on the transistor Q3, turn on the transistor Q4, and the voltage applied to the CPU reset port is applied to a voltage almost similar to that of the CPU Vcc. (CPU reset voltage = CPU Vcc voltage-0.2V) In the end, the CPU recognizes the reset and operates normally.

본 발명 회로는 종래 회로에서 CPU의 전원단(Vcc)와 리세트의 "하이"전압 레벨차에 의해 CPU 정지에서 엑티브로 전환하지 못하던 것은 트랜지스터(Q3,Q4)를 이용하여 CPU의 전원단(Vcc)과 리세트시 "하이" 전압의 차를 없애 정지 모드에서 엑티브 모드로 전환시킬 수 있게 한 것이다.The circuit of the present invention is unable to switch from CPU stop to active due to the difference between the CPU power terminal Vcc and the reset "high" voltage level in the conventional circuit using the transistors Q3 and Q4. ) And the "high" voltage at reset to eliminate the transition from stop mode to active mode.

상술한 바와 같이 교환국으로부터 먼곳에 위치한(약 4.5Km이상) 가입자로 AC전원의 유무와 무관하게 전화를 사용할 수 있고, 설계측면에서 고가의 밧데리를 사용하지 않고 저가의 단순 슈퍼 캐패시터(전해 C. 즉 Miniature type)로도 밧데리를 사용한 것과 동일한 특성을 구현시킬 수 있다.As described above, subscribers located far away from the switching center (about 4.5 km or more) can use the telephone with or without AC power, and in terms of design, use a low-cost simple supercapacitor without using expensive batteries (e.g. electrolytic C. Miniature type) can realize the same characteristics as the battery.

Claims

A central processing unit reset circuit comprising: a means for generating a reset signal by an output of a watchdog circuit; and second means for charging to supply power to the central processing unit from a telephone line or an AC power line voltage. Amplifying means for amplifying the output of said first means, and resetting means for generating a reset signal of said central processing unit by carrying the output of said amplifying means in a supply power supply of said second means so as to transmit it far away. Reset circuit.

2. The reset circuit according to claim 1, wherein the amplifying means connects the resistor (R6) to the output terminal of the first means to connect the base of the transistor (Q3).

The method of claim 1, wherein a resetting means connects a resistor (R7) to the collector of the transistor (Q3), connects a transistor (Q4), a resistor (R3) from the resistor (R7), and the transistor (Q4). And an output terminal of the second means is connected to an emitter of the second means, and a reset terminal of the central processing unit is connected to a collector of the transistor (Q4).